Stratix® IV GX Transceiver: PMA

Stratix IV GX FPGAs bieten eine Lösung für serielle Hochgeschwindigkeitsverbindungen mit Transceivern, die eine überlegene Signalintegrität bieten. Diese Transceiver enthalten sowohl einen physischen Datenträgeranschluss (PMA) als auch einen Physical Coding Sublayer (PCS), und sind so konzipiert, dass sie eine hervorragende Jitter-Leistung bei gleichzeitiger Minimierung von Leistung, Kosten und simultanem Schaltrauschen (SSN) liefern.

Die PMA-Funktionalität, die in einem analogen Schaltkreis implementiert ist, umfasst:

  • Programmierbare Preemphasis und Entzerrung
  • Taktdatenrückgewinnung (CDR)
  • Serialisierer/Deserialisierer (SERDES)
  • I/O Puffer

Abbildung 1 zeigt den PMA-Unterabschnitt der Transceiver.

Programmierbare Preemphasis und adaptive Entzerrung senken die Kosten und erhöhen die Signalintegrität

Die Verwendung von Preemphasis und adaptiver Entzerrung in Stratix IV GX FPGAs reduziert die Platinenkosten, indem der Bedarf an teurem Platinenmaterial und Layouttechniken minimiert wird. Das kostengünstige FR-4-Fabric neigt dazu, die hochfrequenten Komponenten von Signalen mit hoher Flankenrate zu dämpfen. Bei etwa 6 Gbit/s und mehr ist der Effekt gravierend und kann dazu führen, dass das Signalauge vollständig verschwindet, was zu Datenverlusten führt.

Stratix IV GX Geräte bieten sowohl Preemphasis als auch adaptive Entzerrung, um diese Verluste zu überwinden und die Signalintegrität zu erhöhen. Sie können die Preemphasis-Schaltung je nach Systemanforderungen auf eine Reihe verschiedener Stufen konfigurieren, um die Wellenform zur Verbesserung des Hochfrequenzsignals zu formen. Stratix IV GX-Geräte bieten außerdem einen breiten (17 dB) Bereich an dynamischer Entzerrung, um Platinenverluste zu vermeiden, wenn Signale am Empfänger gedämpft werden. Der Equalizer kann so konfiguriert werden, dass er adaptiv läuft, wobei die optimale Equalizer-Einstellung automatisch gewählt wird und sich kontinuierlich an den Kanal anpasst, oder manuell, wobei der Benutzer je nach Systemanforderungen eine von 16 Stufen auswählt.

Sowohl die Preemphasis als auch die Entzerrung können entweder im laufenden Betrieb oder bei der Konfiguration einer Karte nach dem Einsetzen in die Backplane geändert werden. Diese Funktionen können auch bei Feldversuchen zur Systemeinrichtung und zur Bestätigung von Simulationsergebnissen genutzt werden. Abbildung 2 zeigt, wie die Preemphasis die Signalintegrität in einem Nahbereich-Augendiagramm mit 6,375 Gbit/s erheblich verbessert.

Abbildung 2. 6,375 Gbit/s Nahbereich-Augendiagramm

Dank dieser beispiellosen Flexibilität haben Sie die Kontrolle über das System und können Designentscheidungen treffen, die die Kosten senken und die Signalintegrität erhöhen.

Support für CDR-basierte serielle Standards

Jeder CDR-Block des Empfängers verfügt über eine eigene Phasenregelschleife (PLL), um einen korrekten Empfang der Daten zu ermöglichen und den durch die Übertragungsleitung verursachten Versatz zwischen den Kanälen zu korrigieren, wenn für ein bestimmtes Protokoll mehr als ein Transceiver erforderlich ist. Der CDR extrahiert den Takt aus dem eingehenden seriellen Datenstrom und liefert einen wiederhergestellten Takt, der den seriellen Datenstrom abtastet und den Deserialisierer taktet. Stratix IV GX-Transceiver verwenden CDR-Techniken zur Unterstützung serieller Standards wie PCI Express, Serial RapidIO*, Gigabit Ethernet (GbE), XAUI/HiGig, Optical Internetworking Forum (OIF) CEI-6G, Interlaken, SFI-5, GPON, SONET, CPRI, OBSAI, Fibre Channel, HyperTransport*, SDI und Intel® FPGA SerialLite II.

Flexible Transceiver-PLLs und Taktungsmodi

Stratix IV GX FPGAs ordnen Transceiver in Blöcken an, die entweder vier oder sechs Transceiver enthalten. Die Transceiver-Blöcke können von zwei verschiedenen Taktquellen angesteuert werden, die jeweils Zugriff auf ein Paar von Sende-PLLs haben. Diese Kombination von Taktgebern und PLLs unterstützt vier verschiedene Datenraten innerhalb eines einzigen Transceiver-Blocks, sodass der Block bei Bedarf mehrere Protokolle unterstützen kann. Die Dual-PLL-Architektur reduziert die Verlustleistung im Vergleich zur Single-PLL-Implementierung, die in konkurrierenden Geräten zu finden ist, drastisch.

Differential-I/O-Puffer mit dynamisch steuerbaren Einstellungen

Die Gerätepuffereinstellungen für Stratix IV GX-Geräte sind dynamisch steuerbar, sodass Sie die Einstellungen bei laufendem Betrieb des Transceivers anpassen können. Dynamisch rekonfigurierbare, programmierbare Preemphasis- und Entzerrungsfunktionen passen beispielsweise das Datensignal an, um Signalverschlechterungen über das Übertragungsmedium zu kompensieren. Eine Vielzahl von dynamisch programmierbaren VOD-Einstellungen stellt sicher, dass die Ansteuerungsstärke auf die Leitungsimpedanz und die Leiterbahnlänge abgestimmt ist. Darüber hinaus bietet die differenzielle On-Chip-Terminierung den geeigneten Empfänger- und Senderpufferabschluss für Signale mit mittlerer Leistung.

Entwickelt für geringen Stromverbrauch

Transceiver werden häufig in Backplane- und Interboard-Verbindungen eingesetzt, wo die Kühlung schwierig zu handhaben ist. Daher ist es wichtig, dass der Transceiver einen minimalen Stromverbrauch hat. Stratix IV GX-Transceiver sind so konzipiert, dass sie einen gezielten Datenbereich unterstützen und den „Sweet Spot" von Anwendungen und Protokollanforderungen erfüllen. Dieser zielgerichtete Ansatz in Kombination mit einem optimierten Datenpfad und einer optimierten Taktung bedeutet, dass die Transceiver in Stratix IV GX FPGAs erheblich weniger Strom verbrauchen als konkurrierende Lösungen. Dies kann eine beträchtliche Einsparung bedeuten, da viele Hochleistungsanwendungen mehrere Transceiver benötigen, um die Bandbreitenanforderungen zu erfüllen. Die typische PMA-Leistung beträgt 100 mW bei 3,2 Gbit/s, 135 mW bei 6,375 Gbit/s und 165 mW bei 8,5 Gbit/s.

Optimiert für minimales SSN

Hochgeschwindigkeits-I/O und breite Hochgeschwindigkeits-Busschnittstellen erfordern eine Minimierung des gleichzeitigen Schaltrauschens (SSN), um eine hohe Signalintegrität zu erreichen.

Die Stratix IV GX FPGAs basieren auf einem Paketdesign, das eine extrem hohe Immunität gegen SSN bietet. Die Geräte haben ein aggressives Signal-Power-Masse-Pin-Verhältnis, um SSN-Effekte zu minimieren und die eingebetteten Transceiver zu berücksichtigen. Dadurch wird sichergestellt, dass die Stratix IV GX-Geräte eine äußerst robuste SSN-Lösung darstellen.