Skalierbarer Switch Intel® FPGA IP für PCI Express

Der skalierbare Switch Intel® FPGA IP für PCI Express ist ein vollständig konfigurierbarer Switch, der einen vollständig konfigurierbaren Upstream-Port und Konnektivität für bis zu 64 Downstream-Ports implementiert.

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Skalierbarer Switch Intel® FPGA IP für PCI Express

Besondere Merkmale

Switch-Upstream-/Downstream-Port

  • Konfigurationen

• PCIe 3.0 x4/x8/x16

• PCIe 4.0 x4/x8/x16

• PCIe 5.0 x4/x8/x16

  • 1 PF für Upstream-Port / 1 PF pro Downstream-Port
  • Einzelner Upstream-Port
  • Bis zu 96 nachgeschaltete Embedded-Endpunkte (E-EP)
  • Bis zu 32 nachgeschaltete diskrete Endpunkte (D-EP)

Switch-Downstream-Port

  • Statische Vergabe von Gerätenummern

• Unterstützt ARI-Forwarding (Alternative Routing ID) für diskrete Ports

  • Message-Signaled Interrupts (MSI)
  • ACS-Fähigkeit (Access Control Service)

• Nur Fähigkeit (keine Steuerungsfunktionalität)

  • Hot-Plug-Unterstützung

Integrierter Endpunkt

  • Bis zu 96 integrierte Endpunkteinheiten (ein integrierter Endpunkt hinter jedem Switch-Downstream-Port)
  • Bis zu maximal 96 PFs über alle integrierten Endpunkte
  • Bis zu 2048 VFs mit allen integrierten Endpunkten
  • MSI/MSI-X-Interrupts
  • Flexible PF-Konfiguration mit der Möglichkeit, den Konfigurationsbereich jederzeit zu aktualisieren
  • ACS-Fähigkeit

• Nur Fähigkeit (keine Steuerungsfunktionalität)

  • Function Level Reset (FLR)
  • Erweiterte Fehlerberichterstattung (AER)
  • Single-Root-I/O-Virtualisierung (SR-IOV)
  • Alternative Routing-ID (ARI)
  • VirtIO-Fähigkeit

• Nur Fähigkeit

• Keine VirtIO PCI-Konfiguration Zugriffsfunktionalität

  • Adressübersetzungsdienst (ATS)
  • TLP-Verarbeitungshinweise (TPH)

Intellectual Property

  • Unterstützung für Agilex™ 7 FPGAs und SoCs und P-Tile-basierte Komponenten: Stratix® 10 DX FPGAs und SoCs
  • Optimierte Anzahl der Gates
  • Benutzer-Paketschnittstelle mit getrenntem Header-, Daten- und Präfix-Bereich
  • Die Benutzer-Paketschnittstelle liefert in allen Konfigurationen in jedem Zyklus ein TLP
  • Bis zu 512 ausstehende nicht gesendete („Non-Posted“) Anforderungen (nur x16-Core)
  • Bis zu 256 ausstehende nicht gesendete Anforderungen (x8- und x4-Cores)
  • Bauelementabhängiger PLD-Takt (coreclkout_hip) maximale Frequenz

• 500 MHz für Agilex™ 7 Geräte, 400 MHz für Stratix® 10 DX Geräte

IP-Status

Intellectual Property In Quartus Prime Design Software enthalten Bestellcode
Skalierbarer Switch Intel® FPGA IP für PCI Express Nein IP-PCIESCSWTCH
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