Supportcenter für PCI Express* IP
Das PCI Express* (PCIe*) Supportcenter bietet Anleitungen für die Auswahl des Designs. Sie finden Ressourcen, die nach Kategorien geordnet sind, die sich von Anfang bis Ende an einem PCIe-Systemdesignablauf ausrichten.
Das PCI Express (PCIe*) IP Supportcenter bietet Informationen zur Auswahl, zum Design und zur Implementierung von PCIe-Verbindungen. Außerdem gibt es Richtlinien zum Starten des Systems und zum Debuggen der PCIe-Links. Diese Seite ist in Kategorien unterteilt, die sich von Anfang bis Ende an einem PCIe-Systemdesignablauf orientieren.
Support-Ressourcen für Intel Agilex® 7, Intel® Stratix® 10, Intel® Arria® 10 und Intel® Cyclone® 10 Geräte finden Sie auf den folgenden Seiten. Suchen Sie für andere Geräte über die folgenden Links: FPGA Dokumentation, Schulungskurse, Videos, Designbeispiele, Wissensdatenbank.
1. Geräteauswahl
Intel® FPGA Gerätereihe
Weitere Informationen zur PCIe-Unterstützung für Intel FPGAs finden Sie in den Tabellen auf Seite Intel® FPGA IP für PCIe* für die Geräteunterstützung für die Anzahl der gehärteten PCI-Express-IP-Blöcke und die Gerätekonfigurationen und -funktionen.
Sie können die Geräte in den Tabellen vergleichen und das richtige Gerät für Ihre PCIe-Systemimplementierung auswählen.
2. Benutzerhandbücher und Referenzdesigns
Die PCIe-IP-Lösungen umfassen Intels technologieführenden gehärteten PCIe-Protokollstapel, der die Transaktions- und Datenverbindungsebenen umfasst. und gehärtete physikalische Schicht, die sowohl den physikalischen Medienanschluss (PMA) als auch die physikalische Codierungsunterschicht (PCS) umfasst. Intels PCIe IP umfasst auch optionale Blöcke wie den direkten Speicherzugriff (DMA)-Engines und Single-Root-I/O-Virtualisierung (SR-IOV). Weitere Informationen finden Sie in den folgenden Benutzerhandbüchern:
IP-Benutzerhandbücher
Intel Agilex® 7 Geräte
F-Tile IP Benutzerhandbücher
- Intel® FPGA F-Tile Avalon® Streaming IP für PCI Express Anleitung
- AXI Streaming Intel® FPGA IP für PCI Express*
R-Tile IP Benutzerhandbücher
- Intel® FPGA R-Tile Avalon® Streaming IP für PCI Express Anleitung
- AXI Streaming Intel® FPGA IP für PCI Express*
P-Tile IP Benutzerhandbücher
- Intel® FPGA P-Tile Avalon Streaming IP für PCI Express Anleitung
- Intel® FPGA P-Tile Avalon Memory Mapped (Avalon-MM) IP für PCI Express Benutzerhandbuch
- Multi Channel DMA für PCI Express IP Anleitung
- AXI Streaming Intel® FPGA IP für PCI Express*
Intel Stratix 10 Geräte
P-Tile Benutzerhandbücher
- Intel® FPGA P-Tile Avalon-ST Hard IP für PCI Express Anleitung
- Intel® FPGA P-Tile Avalon Memory Mapped IP für PCI Express Anleitung
- Multi Channel DMA für PCI Express IP Anleitung
H-Tile/L-Tile Benutzerhandbücher
- Multi Channel DMA für PCI Express IP Anleitung
- Avalon Memory Mapped (Avalon-MM) Intel Stratix 10 Hard IP+ für PCI-Express-Lösungen Benutzerhandbuch
- Intel® Stratix® 10 H-Tile/L-Tile Avalon Memory Mapped (AvalonMM) Hard IP für PCI Express Benutzerhandbuch
- Intel® Stratix® 10 Avalon Streaming- (Avalon-ST) und Single-Root-I/O-Virtualisierungsschnittstelle (SR-IOV) für PCI-Express-Lösungen Benutzerhandbuch
- Intel® Stratix® 10 Konfiguration über Protokoll (CvP) Implementierung Benutzerhandbuch
Intel Arria 10 und Intel Cyclone 10 Geräte
- Intel® Arria® 10 und Intel Cyclone 10 GX Avalon Memory Mapped (Avalon-MM) Schnittstelle für PCI Express Benutzerhandbuch
- Intel® Arria® 10 oder Intel Cyclone 10 GX Avalon Memory Mapped (Avalon-MM) DMA-Schnittstelle für PCI-Express-Lösungen Benutzerhandbuch
- Intel® Arria® 10 und Intel Cyclone 10 GX Avalon-ST Schnittstelle für PCI Express Benutzerhandbuch
- Intel® Arria® 10 Avalon Streaming-Schnittstelle (Avalon-ST) mit SR-IOV PCIe-Lösungen Benutzerhandbuch
- Intel® Quartus® Prime Pro Edition Benutzerhandbuch Partielle Neukonfiguration
- Intel® Arria® 10 CvP Initialisierung und partielle Rekonfiguration über PCI Express Benutzerhandbuch
Designbeispiel Benutzerhandbücher
Intel Agilex® 7 Geräte
F-Tile Designbeispiel Benutzerhandbücher
R-Tile Designbeispiel Benutzerhandbücher
P-Tile Designbeispiel Benutzerhandbücher
- Intel® FPGA P-Tile Avalon Streaming (Avalon-ST) IP für PCI Express Designbeispiel Anleitung
- Intel® FPGA P-Tile Avalon Memory Mapped (Avalon-MM) IP für PCI Express Designbeispiel
- Multi Channel DMA für PCI Express IP Designbeispiel Anleitung
Intel Stratix 10 Geräte
P-Tile Designbeispiel Benutzerhandbücher
- Intel® FPGA P-Tile Avalon Streaming (Avalon-ST) IP für PCI Express Designbeispiel Anleitung
- Intel® FPGA P-Tile Avalon Memory Mapped (Avalon-MM) IP für PCI Express Designbeispiel
- Multi Channel DMA für PCI Express IP Designbeispiel Anleitung
L/H-Tile Designbeispiel Benutzerhandbücher
- Multi Channel DMA für PCI Express IP Designbeispiel Anleitung
- Intel® Stratix® 10 Avalon Streaming (Avalon-ST) IP für PCIe Designbeispiel Benutzerhandbuch
- Intel® Stratix® 10 Avalon-MM Hard IP für PCIe Designbeispiel Benutzerhandbuch
Intel Arria 10 und Intel Cyclone 10 Geräte
- Intel® Arria® 10 und Intel Cyclone 10 Avalon-ST Hard IP für PCIe Designbeispiel Benutzerhandbuch
- Intel® Arria® 10 und Intel Cyclone 10 Avalon-MM Schnittstelle für PCIe Designbeispiel Benutzerhandbuch
Versionshinweise für IP
Intel Agilex® 7 Geräte
- P-Tile IP für PCI Express IP Core – Versionshinweise
- Multi Channel DMA für PCI Express IP Versionshinweise
Intel Stratix 10 Geräte
- Versionshinweise für L/H-Tile Hard IP für PCI Express IP Core
- P-Tile IP für PCI Express IP Core – Versionshinweise
- Multi Channel DMA für PCI Express IP Versionshinweise
Intel Arria 10 und Intel Cyclone 10 Geräte
PHY-Schnittstelle für PCI Express (PIPE) mit dem Intel Transceiver Native PHY IP Core
Sie können auch nur die physikalische Schicht von PCIe mit dem Transceiver Native PHY IP Core implementieren und ihn mit den verbleibenden Protokollschichten zusammenfügen, die als weiche Logik in der FPGA Fabric implementiert sind. Bei dieser weichen Logik kann es sich um Ihr eigenes Design oder eine IP eines Drittanbieters handeln.
Erfahren Sie mehr über den Transceiver Native PHY IP Core im PIPE-Kapitel der folgenden Benutzerhandbücher:
Intel Stratix 10 Geräte
Intel Arria 10 Geräte
Intel Cyclone 10 Geräte
Referenzdesigns
Intel Stratix 10 Geräte
- Gen3x16 Avalon-mm-DMA mit internem Speicher Referenzdesign (AN 881)
- Gen3x16 Avalon-mm-DMA mit externem Speicher (DDR4) Referenzdesign (AN 881)
- Gen3x16 Avalon-MM DMA mit HBM2-Referenzdesign (AN 881)
- Gen3x16 mit dem Avery BFM für die Simulation (AN 811)
- Gen3x8 Avalon-MM DMA mit internem Speicher (Wiki)
- Gen3x8 Avalon-MM DMA mit externem DDR3/DDR4-Speicher (AN 829)
- Gen3x8 Avalon-MM DMA für ältere Quartus-Version® (AN 690)
- Gen3x8 partielle Rekonfiguration über PCI Express Referenzdesign (AN 819)
Intel Arria 10 Geräte
- Gen3x8 Avalon-MM DMA mit externem DDR3-Speicher (AN 708)
- Gen3x8 Avalon-MM DMA-Referenzdesign mit internem Speicher (AN 690)
- Ausführen von Avalon-MM DMA Design Part1 (Video)
- Ausführen von Avalon-MM DMA Design Part2 (Video)
- Partielle Neukonfiguration der SoC-Hardware
- Tutorial zur partiellen Neukonfiguration statischer Updates – nur Intel Arria 10 GX-Gerät (AN 817)
- Hierarchische partielle Neukonfiguration über PCIe (AN 813)
- Tutorial zur hierarchischen partiellen Neukonfiguration – nur Intel Arria 10 GX-Gerät (AN 806)
- Partielle Neukonfiguration eines Designs - nur Intel Arria 10 GX-Gerät (AN 797)
- Partielle Neukonfiguration über PCIe (AN 784)
- Bis zu Gen2x8 PCIe Root Port mit MSI
Intel Cyclone 10 Geräte
Intel Legacy-Geräte
Entwicklungskits
Stratix® V GX FPGA Entwicklungskit
Arria® V GT FPGA Entwicklungskit
Arria V GX Starter-Kit
Cyclone® V GT FPGA Entwicklungskit
- PCIe AVMM mit DMA und On-Chip Memory Interface
- Gen2x4 AVMM DMA - Cyclone V
- PCIe AVMM mit DMA und On-Chip-Speicherschnittstelle (Linux-Treiber)
- Gen2x4 AVMM DMA - Arria V
- Gen2x4 AVMM DMA - Cyclone V
PCIe mit On-Chip Memory Interface Referenzdesigns
Stratix V GX FPGA Entwicklungskit
Arria V GT FPGA Entwicklungskit
Cyclone V GT FPGA Entwicklungskit
Stratix IV GX FPGA Entwicklungskit
Cyclone IV GX FPGA Entwicklungskit
Arria II GX FPGA Entwicklungskit
Andere PCIe-Begleitelemente und -Tools
Stratix V GX FPGA Entwicklungskit
3. IP-Integration
Weitere Informationen finden Sie in den Abschnitten "Erste Schritte" und "Physisches Layout der Hard-IP" des von Ihnen gewählten IP-Core-Benutzerhandbuchs. Weitere Informationen finden Sie auch in den folgenden Dokumenten:
Intel Stratix 10 Geräte
- Implementierung von PCI Express (PIPE) im Abschnitt Intel Stratix 10 FPGA Transceiver des Intel Stratix L- und H-Tile Transceiver PHY Benutzerhandbuchs
- AN 778: Anwendungsbeschreibung zur Verwendung von Intel Stratix 10 Transceivern
Intel Arria 10 Geräte
Intel Cyclone 10 Geräte
Weitere Videos
Titel |
Beschreibung |
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Erfahren Sie, wie Sie Ihr Intel Arria 10-Gerät mithilfe des PCIe-Protokolls konfigurieren. |
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PCIe Avalon-MM Master DMA Referenzdesign im Intel Arria 10-Gerät (Teil 1) |
In diesem Video aus Teil 1 erfahren Sie, wie Sie die PCIe Avalon Memory Mapped (Avalon-MM) DMA-Referenzdesign-Hardware in Intel Arria 10 Geräten für das Linux- und Windows-Betriebssystem einrichten. |
PCIe Avalon-MM Master DMA Referenzdesign in Intel Arria 10 Gerät (Teil 2) |
In diesem Video aus Teil 2 erfahren Sie, wie Sie die PCIe Avalon Memory Mapped Master DMA Referenzdesign-Hardware in Intel Arria 10 Geräten für das Linux- und Windows-Betriebssystem einrichten. |
5. Debuggen
Intellectual Property (IP) Core – Versionshinweise
Intel Agilex® 7 Geräte
- P-Tile IP für PCI Express IP Core – Versionshinweise
- Multi Channel DMA für PCI Express IP Versionshinweise
Intel Stratix 10 Geräte
- Versionshinweise für Intel Stratix 10 Multi Channel DMA für PCI Express IP
- Versionshinweise für L/H-Tile Hard IP für PCI Express IP Core
- P-Tile IP für PCI Express IP Core – Versionshinweise
Intel Arria 10 und Intel Cyclone 10 Geräte
Leitfäden zur Fehlerbaumanalyse
Richtlinien für die FPGA Ressourcenplatzierung
6. Zusätzliche Ressourcen
Migration auf Intel Stratix 10 Geräte
Liste der PCIe-SIG-Integratoren
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