Supportcenter für PCI Express* IP

Das PCI Express* (PCIe*) Supportcenter bietet Design-Anleitungen. Sie finden Ressourcen, die nach Kategorien geordnet sind, die sich an einem PCIe-Systemdesign-Flow ausrichten.

Das PCI Express (PCIe*) IP Supportcenter bietet Informationen zur Auswahl, zum Design und zur Implementierung von PCIe-Verbindungen. Außerdem gibt es Richtlinien zum Starten des Systems und zum Debuggen der PCIe-Links. Diese Seite ist in Kategorien unterteilt, die sich von Anfang bis Ende an einem PCIe-Systemdesignablauf für Agilex™ 7, Agilex™ 5 und Agilex™ 3, Stratix® 10 SoC, Arria® 10 SoC, Cyclone® 10 GX SoC, Cyclone® 10 LP SoC, Arria® V SoC und Cyclone® V SoC ausrichten.

Erhalten Sie zusätzliche Unterstützung für Agilex™ 7 FPGA Interface Protocol Design, Agilex™ 5 FPGA Interface Protocol Design und Agilex™ 3 FPGA Interface Protocol Design . Schritt-für-Schritt-Anleitungen für Standard-Entwicklungsabläufe mit den wichtigsten kritischen Ressourcen und Dokumentationen.

Suchen Sie nach anderen Geräten in den Geräte- und Produktsupport-Sammlungen.

1. Geräteauswahl

FPGA Gerätereihe

In den Tabellen auf Seite FPGA IP für PCIe* finden Sie Informationen zur Geräteunterstützung für die Anzahl der gehärteten PCI-Express-IP-Blöcke und Gerätekonfigurationen und -funktionen, um die PCIe-Unterstützung für FPGAs zu verstehen.

Sie können die Geräte in den Tabellen vergleichen und das richtige Gerät für Ihre PCIe-Systemimplementierung auswählen.

2. Benutzerhandbücher und Referenzdesigns

Die PCIe-IP-Lösungen umfassen den Altera® technologieführenden gehärteten PCIe-Protokollstapel, der die Transaktions- und Datenverbindungsebenen umfasst. und gehärtete physikalische Schicht, die sowohl den physikalischen Medienanschluss (PMA) als auch die physikalische Codierungsunterschicht (PCS) umfasst. Die Altera® PCIe IP umfasst auch optionale Blöcke wie DMA-Engines (Direct Memory Access) und Single-Root-I/O-Virtualisierung (SR-IOV). Weitere Informationen finden Sie in den folgenden Benutzerhandbüchern:

IP-Benutzerhandbücher

Agilex™ 7 Geräte

F-Tile IP Benutzerhandbücher

R-Tile IP Benutzerhandbücher

P-Tile IP Benutzerhandbücher

Agilex™ 5 Geräte

Agilex™ 3 Geräte

Stratix® 10 Geräte

P-Tile Benutzerhandbücher

H-Tile/L-Tile Benutzerhandbücher

Arria® 10 und Cyclone® 10 Geräte

Designbeispiel Benutzerhandbücher

Agilex™ 7 Geräte

F-Tile Designbeispiel Benutzerhandbücher

R-Tile Designbeispiel Benutzerhandbücher

P-Tile Designbeispiel Benutzerhandbücher

Agilex™ 5 Geräte

Agilex™ 3 Geräte

Stratix® 10 Geräte

P-Tile Designbeispiel Benutzerhandbücher

L/H-Tile Designbeispiel Benutzerhandbücher

Arria® 10 und Cyclone® 10 Geräte

Versionshinweise für IP

Agilex™ 7 Geräte

Agilex™ 5 Geräte

Agilex™ 3 Geräte

Stratix® 10 Geräte

Arria® 10 und Cyclone® 10 Geräte

PHY-Schnittstelle für PCI Express (PIPE) mit Transceiver Native PHY IP Core

Sie können auch nur die physikalische Schicht von PCIe mit dem Transceiver Native PHY IP Core implementieren und ihn mit den verbleibenden Protokollschichten zusammenfügen, die als weiche Logik in der FPGA Fabric implementiert sind. Bei dieser weichen Logik kann es sich um Ihr eigenes Design oder eine IP eines Drittanbieters handeln.

Erfahren Sie mehr über den Transceiver Native PHY IP Core im PIPE-Kapitel der folgenden Benutzerhandbücher:

Stratix® 10 Geräte

Arria® 10 Geräte

Cyclone® 10 Geräte

Referenzdesigns

Agilex™ 7 Geräte

Stratix® 10 Geräte

Arria® 10 Geräte

Cyclone® 10 Geräte

Ältere Geräte

Entwicklungskits

Stratix® V GX FPGA Entwicklungskit

Arria® V GT FPGA Entwicklungskit

Arria® V GX Starter-Kit

Cyclone® V GT FPGA Entwicklungskit

PCIe mit On-Chip Memory Interface Referenzdesigns
Stratix® V GX FPGA Entwicklungskit

Arria® V GT FPGA Entwicklungskit

Cyclone® V GT FPGA Entwicklungskit

Stratix® IV GX FPGA Entwicklungskit

Cyclone® IV GX FPGA Entwicklungskit

Arria® II GX FPGA Entwicklungskit

Andere PCIe-Begleitelemente und -Tools

Stratix® V GX FPGA Entwicklungskit

Zusätzliche Ressourcen

Agilex™ 7 Geräte

Arria® 10 Geräte

4. Schulungen und Videos

Ausbildungslehrgänge

Weitere Videos

FPGA Kurzvideos

Titel

Beschreibung
Einführung in die FPGA P-Tile Die Agilex™ F-Serie und Stratix® 10 DX FPGAs sind mit der P-Tile-Transceiver-Kachel ausgestattet, die die PCI Express* Gen3- und Gen4-Standards implementiert. Diese Schulung ist der erste Schritt, um zu lernen, wie man eine Hochgeschwindigkeitsschnittstelle mit der P-Tile baut.
Einführung in die FPGA R-Tile Ausgewählte Agilex™ 7 FPGAs sind mit der R-Tile-Transceiver-Kachel ausgestattet, die den PCI-Express*-Standard Gen3, Gen4 und Gen5 implementiert. Diese Schulung ist der erste Schritt, um zu lernen, wie man eine Hochgeschwindigkeitsschnittstelle mit der R-Tile baut.

Arria® 10 Gerätekonfiguration über Protokoll (CvP)

Erfahren Sie, wie Sie Ihr Arria® 10-Gerät mithilfe des PCIe-Protokolls konfigurieren.

PCIe Avalon-MM Master DMA Referenzdesign im Arria® 10 Gerät (Teil 1)

In diesem Video aus Teil 1 erfahren Sie, wie Sie die PCIe Avalon Memory Mapped (Avalon-MM) DMA-Referenzdesign-Hardware in Arria® 10 Geräten für das Linux- und Windows-Betriebssystem einrichten.

PCIe Avalon-MM Master DMA Referenzdesign im Arria® 10-Gerät (Teil 2)

In diesem Video aus Teil 2 erfahren Sie, wie Sie die PCIe Avalon Memory Mapped Master DMA Referenzdesign-Hardware in Arria® 10 Geräten sowohl für das Linux- als auch für das Windows-Betriebssystem einrichten.
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Leitfäden zur Fehlerbaumanalyse

Wissensdatenbank-Lösung

Richtlinien für die FPGA Ressourcenplatzierung

Liste der PCIe-SIG-Integratoren

Weitere Informationen finden Sie in den folgenden Ressourcen: Dokumentation, Schulungskurse, Videos, Designbeispiele und Wissensdatenbank.

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