PCI Express* IP – Support-Center
Willkommen im PCI Express (PCIe) IP Support Center!
Hier finden Sie Informationen zur Auswahl, Gestaltung und Implementierung von PCIe-Links. Es gibt auch Richtlinien, wie Sie Ihr System hochfahren und die PCIe-Links debuggen können. Diese Seite ist in Kategorien unterteilt, die von Anfang bis Ende an einem PCIe-Systementwurfsablauf ausgerichtet sind.
Genießen Sie Ihre Reise!
Auf den folgenden Seiten finden Sie Supportressourcen für Intel® Agilex™® Intel® Stratix® 10®, Intel® Arria® 10 und Intel® Cyclone® 10. Für andere Geräte suchen Sie über die folgenden Links: Dokumentationsarchiv, Schulungen, Videos und Webcasts, Designbeispiele, Wissensdatenbank.
1. Geräteauswahl
Intel® FPGA-Gerätefamilie
Informationen zur PCIe-Unterstützung für Intel FPGAs finden Sie in den Tabellen 1 und 2. Vergleichen Sie zwischen den Geräten, um das richtige Gerät für Ihre PCIe-Systemimplementierung auszuwählen.
2. Benutzerhandbücher und Referenzdesigns
Benutzerhandbücher
Intel Agilex, Intel Stratix 10, Intel Arria 10 und Intel Cyclone 10 Device für PCIe
Die PCIe-IP-Lösungen umfassen Intels technologieführenden PCIe-gehärteten Protokoll-Stack, der die Transaktions- und Datenverbindungsschichten umfasst. und gehärtete physikalische Schicht, die sowohl die physikalische Medienbefestigung (PMA) als auch die physikalische Codierungsunterschicht (PCS) umfasst. Intels PCIe-IP umfasst auch optionale Blöcke wie DMA-Engines (Direct Memory Access) und Single-Root-I/O-Virtualisierung (SR-IOV). Weitere Informationen finden Sie in den folgenden Benutzerhandbüchern:
IP-Benutzerhandbücher
Intel Agilex Geräte
F-Tile IP-Benutzerhandbücher
R-Tile IP-Benutzerhandbücher
P-Tile IP-Benutzerhandbücher
- Intel® FPGA P-Tile Avalon Streaming IP für PCI Express Benutzerhandbuch
- Intel FPGA P-Tile Avalon Memory Mapped (Avalon-MM) IP für PCI Express Benutzerhandbuch
- Mehrkanal-DMA für PCI Express IP – Benutzerhandbuch
Intel Stratix 10 Geräte
P-Tile-Benutzerhandbücher
- Intel FPGA P-Tile Avalon-ST Hard IP für PCI Express Benutzerhandbuch
- Intel FPGA P-Tile Avalon Memory Mapped IP für PCI Express Benutzerhandbuch
- Mehrkanal-DMA für PCI Express IP – Benutzerhandbuch
H-Tile/L-Tile Benutzerhandbücher
- Mehrkanal-DMA für PCI Express IP – Benutzerhandbuch
- Avalon Memory Mapped (Avalon-MM) Intel Stratix 10 Hard IP+ für PCI Express Solutions Benutzerhandbuch
- Intel Stratix 10 H-Tile/L-Tile Avalon Memory Mapped (AvalonMM) Hard IP für PCI Express Benutzerhandbuch
- Intel Stratix 10 Avalon Streaming (Avalon-ST) und Single Root I/O Virtualization (SR-IOV) Schnittstelle für PCI Express Solutions Benutzerhandbuch
- Intel Stratix 10 Configuration via Protocol (CvP) Implementierungs-Benutzerhandbuch
Intel Arria 10 und Intel Cyclone 10 Geräte Benutzerhandbücher
- Intel Arria 10 und Intel Cyclone 10 GX Avalon Memory Mapped (Avalon-MM) Schnittstelle für PCI Express Benutzerhandbuch
- Intel Arria 10 oder Intel Cyclone 10 GX Avalon Memory Mapped (Avalon-MM) DMA-Schnittstelle für PCI Express Solutions Benutzerhandbuch
- Intel Arria 10 und Intel Cyclone 10 GX Avalon-ST Schnittstelle für PCI Express Benutzerhandbuch
- Intel Arria 10 Avalon Streaming (Avalon-ST) Schnittstelle mit SR-IOV PCIe-Lösungen Benutzerhandbuch
- Intel® Quartus® Prime Pro Edition Benutzerhandbuch Teilweise Neukonfiguration
- Intel Arria 10 CvP Initialisierung und teilweise Neukonfiguration über PCI Express Benutzerhandbuch
Entwerfen von Beispiel-Benutzerhandbüchern
Intel Agilex Geräte
F-Tile Design Beispiel Benutzerhandbücher
Benutzerhandbücher für R-Tile-Designbeispiele
P-Tile Design Beispiel Benutzerhandbücher
- Intel FPGA P-Tile Avalon Streaming (Avalon-ST) IP für PCI Express Design Beispiel Benutzerhandbuch
- Intel FPGA P-Tile Avalon Memory Mapped (Avalon-MM) IP für PCI Express Designbeispiel
- Mehrkanal-DMA für PCI Express IP-Designbeispiel – Benutzerhandbuch
Intel Stratix 10 Geräte
P-Tile Design Beispiel Benutzerhandbücher
- Intel FPGA P-Tile Avalon Streaming (Avalon-ST) IP für PCI Express Design Beispiel Benutzerhandbuch
- Intel FPGA P-Tile Avalon Memory Mapped (Avalon-MM) IP für PCI Express Designbeispiel
- Mehrkanal-DMA für PCI Express IP-Designbeispiel – Benutzerhandbuch
L/H-Kachel-Designbeispiel Benutzerhandbücher
- Mehrkanal-DMA für PCI Express IP-Designbeispiel – Benutzerhandbuch
- Intel Stratix 10 Avalon Streaming (Avalon-ST) IP für PCIe Design Beispiel Benutzerhandbuch
- Intel Stratix 10 Avalon -MM Hard IP für PCIe Design Beispiel Benutzerhandbuch
Intel Arria 10 und Intel Cyclone 10 Geräte
- Intel Arria 10 und Intel Cyclone 10 Avalon-ST Hard IP für PCIe Design Beispiel Benutzerhandbuch
- Intel Arria 10 und Intel Cyclone 10 Avalon-MM Schnittstelle für PCIe Design Beispiel Benutzerhandbuch
IP-Versionshinweise
Intel Agilex Geräte
- P-Tile IP für PCI Express IP Core – Versionshinweise
- Versionshinweise zu Multi Channel DMA für PCI Express IP
Intel Stratix 10 Geräte
- L/H-Tile Hard IP für PCI Express IP Core – Versionshinweise
- P-Tile IP für PCI Express IP Core – Versionshinweise
- Versionshinweise zu Multi Channel DMA für PCI Express IP
Intel Arria 10 und Intel Cyclone 10 Geräte
PHY-Schnittstelle für PCI Express (PIPE) mit dem Intel Transceiver Native PHY IP Core
Sie können auch nur die physikalische Schicht von PCIe mit dem Transceiver Native PHY IP-Core implementieren und sie mit den verbleibenden Protokollschichten zusammenfügen, die als weiche Logik in der FPGA-Fabric implementiert sind. Diese weiche Logik kann Ihr eigenes Design oder eine IP eines Drittanbieters sein.
Erfahren Sie mehr über den Transceiver Native PHY IP Core im Pipe Kapitel der folgenden Benutzerhandbücher:
Intel Stratix 10 Geräte
Intel Arria 10 Geräte
Intel Cyclone 10 Geräte
Referenzdesigns
Intel Stratix 10 Geräte
- Gen3x16 Avalon-MM DMA mit internem Speicherreferenzdesign (AN 881)
- Gen3x16 Avalon-MM DMA mit externem Speicher (DDR4) Referenzdesign (AN 881)
- Gen3x16 Avalon-MM DMA mit HBM2 Referenzdesign (AN 881)
- Gen3x16 mit dem Avery BFM für die Simulation (AN 811)
- Gen3x8 Avalon-MM DMA mit internem Speicher (Wiki)
- Gen3x8 Avalon -MM DMA mit externem DDR3/DDR4 Speicher (AN 829)
- Gen3x8 Avalon-MM DMA für Legacy Quartus® Version (AN 690)
- Gen3x8 Partielle Rekonfiguration über PCI Express Referenzdesign (AN 819)
Intel Arria 10 Geräte
- Gen3x8 Avalon-MM DMA mit externem DDR3-Speicher (AN 708)
- Gen3x8 Avalon-MM DMA-Referenzdesign mit internem Speicher (AN 690)
- Ausführen von Avalon-MM DMA Design Part1 (Video)
- Ausführen von Avalon-MM DMA Design Part2 (Video)
- Teilweise Neukonfiguration der SoC-Hardware
- Statisches Update Tutorial zur teilweisen Neukonfiguration - Nur Intel Arria 10 GX Gerät (AN 817)
- Hierarchische Teilrekonfiguration über PCIe (AN 813)
- Hierarchisches Tutorial zur teilweisen Neukonfiguration - Nur Intel Arria 10 GX Gerät (AN 806)
- Teilweise Neukonfiguration eines Designs - Nur Intel Arria 10 GX Gerät (AN 797)
- Partielle Rekonfiguration über PCIe (AN 784)
- Bis zu Gen2x8 PCIe Root Port mit MSI
Intel Cyclone 10 Geräte
Intel Legacy-Geräte
3. IP-Integration
Weitere Informationen finden Sie im Abschnitt "Erste Schritte" und im Abschnitt "Physisches Layout von Hard IP" des von Ihnen gewählten IP-Core-Benutzerhandbuchs. Weitere Informationen finden Sie auch in den folgenden Dokumenten:
Intel Stratix 10 Geräte
- So implementieren Sie PCI Express (PIPE) im Abschnitt Intel Stratix 10 FPGA Transceiver des Intel Stratix L- und H-Tile Transceiver PHY Benutzerhandbuchs
- AN 778: Anwendungshinweis zur Verwendung von Intel Stratix 10 Transceivern
Intel Arria 10 Geräte
Intel Cyclone 10 Geräte
Videos
Titel |
Beschreibung |
|---|---|
Erfahren Sie, wie Sie Ihr Intel Arria 10 Gerät mit dem PCIe-Protokoll konfigurieren. |
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PCIe Avalon-MM Master DMA Referenzdesign im Intel Arria 10 Gerät (Teil 1) |
In diesem Teil 1-Video erfahren Sie, wie Sie die PCIe Avalon Memory Mapped (Avalon-MM) DMA-Referenzdesign-Hardware in Intel Arria 10-Geräten für linux- und windows-Betriebssysteme einrichten. |
PCIe Avalon-MM Master DMA Referenzdesign im Intel Arria 10 Gerät (Teil 2) |
In diesem Teil 2-Video erfahren Sie, wie Sie die PCIe Avalon Memory Mapped Master DMA-Referenzdesign-Hardware in Intel Arria 10-Geräten für linux- und windows-Betriebssysteme einrichten. |
5. Debuggen
Versionshinweise zu Intellectual Property (IP) Core
Intel Agilex Geräte
- P-Tile IP für PCI Express IP Core – Versionshinweise
- Versionshinweise zu Multi Channel DMA für PCI Express IP
Intel Stratix 10 Geräte
- Intel Stratix 10 Multi Channel DMA für PCI Express IP – Versionshinweise
- L/H-Tile Hard IP für PCI Express IP Core – Versionshinweise
- P-Tile IP für PCI Express IP Core – Versionshinweise
Intel Arria 10 und Intel Cyclone 10 Geräte
Richtlinien für die Platzierung von FPGA-Ressourcen
6. Zusätzliche Ressourcen
Migration auf Intel Stratix 10 Geräte
PCIe-SIG Integratoren Liste
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