Supportcenter für JESD204B und JESD204C IP Core

Das Supportcenter für JESD204B und JESD204C FPGA IP-Core bietet Informationen zum Auswählen, Entwerfen, Implementieren und Debuggen von JESD204B und JESD204C-Links. Diese Seite ist in Kategorien unterteilt, die sich an einem JESD204B und JESD204C Systemdesignablauf von Anfang bis Ende orientieren.

Das JESD204B und JESD204C IP Core Supportcenter bietet Ressourcen für Agilex™ 7, Agilex™ 5, Stratix® 10, Arria® 10 und Cyclone® 10 Geräte.

Erhalten Sie zusätzliche Unterstützung für Agilex™ 7 FPGA Interface Protocol Design und Agilex™ 5 FPGA Interface Protocol Design, schrittweise Anleitungen für Standardentwicklungsabläufe, die die wichtigsten kritischen Ressourcen und Dokumentationen anzeigen.

Suchen Sie nach anderen Geräten in den Geräte- und Produktsupport-Sammlungen.

Erste Schritte

1. Geräte- und IP-Auswahl

Welche FPGA Familie soll ich verwenden?

Tabelle 1: Leistung des JESD204B FPGA IP-Core

Gerätefamilie	PMA Geschwindigkeitsklasse	FPGA Fabric Geschwindigkeitsklasse	Datenrate		Link-Takt fMAX (MHz)
			Hard PCS aktivieren (Gbit/s)	Aktivierung von Soft PCS (Gbit/s) 1
Agilex™ 7 (F-Tile)	1	-1	Nicht unterstützt	2,0 bis 20,0	data_rate/40
	1	-2	Nicht unterstützt	2,0 bis 19,2	data_rate/40
	2	-2	Nicht unterstützt	2,0 bis 19,2	data_rate/40
	2	-3	Nicht unterstützt	1,0 bis 16,7	data_rate/40
	3	-3	Nicht unterstützt	2,0 bis 16,7	data_rate/40
Agilex™ 7 (E-Tile)	2	-2	Nicht unterstützt	2,0 bis 17,4	data_rate/40
	3	-2	Nicht unterstützt	2,0 bis 17,4	data_rate/40
	3	-3	Nicht unterstützt	2,0 bis 16,0	data_rate/40
Agilex™ 5 E-Reihe (Gerätegruppe B)			Nicht unterstützt	17.16	data_rate/40
Stratix® 10 (L-Tile und H-Tile)	1	1	2,0 bis 12,0	2.0 bis 16.02	data_rate/40
	1	2	2,0 bis 12,0	2,0 bis 14,0	data_rate/40
	2	1	2,0 bis 9,83	2.0 bis 16.02	data_rate/40
	2	2	2,0 bis 9,83	2,0 bis 14,0	data_rate/40
	3	1	2,0 bis 9,83	2.0 bis 16.02	data_rate/40
		2	2,0 bis 9,83	2,0 bis 14,0	data_rate/40
		3	2,0 bis 9,83	2,0 bis 13,0	data_rate/40
Stratix® 10 (E-Tile)	1	1	Nicht unterstützt	2.0 bis 16.02	data_rate/40
	1	2	Nicht unterstützt	2,0 bis 14,0	data_rate/40
	2	1	Nicht unterstützt	2.0 bis 16.02	data_rate/40
	2	2	Nicht unterstützt	2,0 bis 14,0	data_rate/40
	3	3	Nicht unterstützt	2,0 bis 13,0	data_rate/40
Arria® 10	1	1	2,0 bis 12,0	2,0 bis 15,0 (2, 3)	Datenrate/40
	2	1	2,0 bis 12,0	2,0 bis 15,0 (2, 3)	Datenrate/40
	2	2	2,0 bis 9,83	2,0 bis 15,0 (2, 3)	Datenrate/40
	3	1	2,0 bis 12,0	2,0 bis 14,2 (2, 4)	Datenrate/40
	3	2	2,0 bis 9,83	2,0 bis 14,2 (2, 5)	Datenrate/40
	4	3	2,0 bis 8,83	2,0 bis 12,5 (6)	Datenrate/40
Cyclone® 10 GX	<Jede unterstützte Geschwindigkeitsstufe>	-5	2,0 bis 9,8	2,0 bis 9,8	Datenrate/40
Cyclone® 10 GX	<Jede unterstützte Geschwindigkeitsstufe>	-6	2,0 bis 6,25	2,0 bis 9,8	Datenrate/40

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Tabelle 2: Leistung JESD204C FPGA IP-Core

Gerätefamilie	PMA Geschwindigkeitsklasse	FPGA Fabric Geschwindigkeitsklasse	Datenrate		Link-Takt fMAX (MHz)
			Hard PCS aktivieren (Gbit/s)	Aktivieren von Soft PCS (Gbit/s)	Link-Takt fMAX (MHz)
Agilex™ 7 (F-Tile)	1	-1	Nicht unterstützt	5 bis 32.44032	data_rate/40
	1	-2	Nicht unterstützt	5 bis 32.44032	data_rate/40
	2	-1	Nicht unterstützt	5 bis 28,8948*	data_rate/40
		-2	Nicht unterstützt	5 bis 28,8948*	data_rate/40
		-3	Nicht unterstützt	5 bis 24,33024	data_rate/40
	3	-3	Nicht unterstützt	5 bis 17,4	data_rate/40
Agilex™ 7 (E-Tile)	1	-1	Nicht unterstützt	5 bis 28,9	data_rate/40
	2	-2	Nicht unterstützt	5 bis 28,3	data_rate/40
	2	-3	Nicht unterstützt	5 bis 25,6	data_rate/40
	3	-2	Nicht unterstützt	5 bis 17,4	data_rate/40
	3	-3	Nicht unterstützt	5 bis 17,4	data_rate/40
Agilex™ 5 E-Reihe (Gerätegruppe B)		-4	Nicht unterstützt	17.16	data_rate/40
		-5	Nicht unterstützt	17.16	data_rate/40
		-6	Nicht unterstützt	17.16	data_rate/40
Agilex™ 5 E-Reihe (Gerätegruppe A) / D-Serie		-1	Nicht unterstützt	28.1	data_rate/40
		-2	Nicht unterstützt	28.1	data_rate/40
		-3	Nicht unterstützt	28.1	data_rate/40
Stratix® 10 (E-Tile)	1	-1	Nicht unterstützt	5 bis 28,9	data_rate/40
	1	-2	Nicht unterstützt	5 bis 25,6	data_rate/40
	2	-1	Nicht unterstützt	5 bis 28,3	data_rate/40
	2	-2	Nicht unterstützt	5 bis 25,6	data_rate/40
	3	-1	Nicht unterstützt	5 bis 17,4	data_rate/40
		-2	Nicht unterstützt	5 bis 17,4	data_rate/40
		-3	Nicht unterstützt	5 bis 17,4	data_rate/40

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*Die maximale Datenrate kann sich reduzieren, wenn ECC aktiviert ist. Weitere Informationen finden Sie im Agilex™ 5 FPGAs- und SoCs-Gerätedatenblatt .

1. Wählen Sie Soft PCS aktivieren, um die maximale Datenrate zu erreichen. Für den TX IP Core führt die Aktivierung von Soft PCS zu einer zusätzlichen Steigerung der Ressourcenauslastung um 3–8 %. Für den RX IP Core führt die Aktivierung von Soft PCS zu einer zusätzlichen Steigerung der Ressourcenauslastung um 10 bis 20 %.

2. Im Datenblatt der Geräte Arria® 10 und Stratix® 10 finden Sie die maximale Datenrate, die für alle Transceiver-Geschwindigkeitsstufen und Betriebsbedingungen der Transceiver-Stromversorgung unterstützt wird.

3. Bei Verwendung des Soft PCS-Modus mit 15,0 Gbit/s ist der Timing-Spielraum sehr begrenzt. Es wird empfohlen, einen hohen Fitter-Aufwand, Registerduplizierung und Register-Retiming zu aktivieren, um die Timing-Leistung zu verbessern.

4. Für Arria® 10 GX 160-, SX 160-, GX 220- und SX 220-Geräte beträgt die unterstützte Datenrate bis zu 12,288 Gbit/s.

5. Für Arria® 10 GX 160-, SX 160-, GX 220- und SX 220-Geräte beträgt die unterstützte Datenrate 11,0 Gbit/s.

6. Für Arria® 10 GX 160-, SX 160-, GX 220- und SX 220-Geräte beträgt die unterstützte Datenrate 10,0 Gbit/s.

2. Designablauf und IP-Integration

Informationen zur IP-Integration

Thema	Agilex™ 7	Stratix® 10	Arria® 10
Synchronisierte	AN 967: Synchronisation mehrerer Geräte in einem digitalen Phased-Array-System AN 901: Implementieren von Analog-Digital-Wandler-Dual-Link-Design mit Agilex™ 7 FPGA E-Tile JESD204C RX IP – Synchronisierter ADC zu Agilex® 7 Dual-Link	AN804: Implementierung von synchronisierten ADC Multi-Link Designs mit Stratix® 10 JESD204B RX IP Core	AN803: Implementierung von synchronisierten ADC Multi-Link Designs mit Arria® 10 JESD204B RX IP Core AN 814: Arria® 10 Zwei x8-Lane-JESD204B (Duplex) IP-Cores Referenzdesign für die Synchronisierung mehrerer Geräte
Nicht synchronisiert		AN804: Implementierung von unsynchronisierten ADC Multi-Link Designs mit Stratix® 10 JESD204B RX IP Core	AN803: Implementierung von unsynchronisierten ADC Multi-Link Designs mit Arria® 10 JESD204B RX IP Core

Thema

Agilex™ 7

Stratix® 10

Arria® 10

Synchronisierte

AN 967: Synchronisation mehrerer Geräte in einem digitalen Phased-Array-System

AN 901: Implementieren von Analog-Digital-Wandler-Dual-Link-Design mit Agilex™ 7 FPGA E-Tile JESD204C RX IP – Synchronisierter ADC zu Agilex® 7 Dual-Link

AN804: Implementierung von synchronisierten ADC Multi-Link Designs mit Stratix® 10 JESD204B RX IP Core

AN803: Implementierung von synchronisierten ADC Multi-Link Designs mit Arria® 10 JESD204B RX IP Core

AN 814: Arria® 10 Zwei x8-Lane-JESD204B (Duplex) IP-Cores Referenzdesign für die Synchronisierung mehrerer Geräte

Nicht synchronisiert

AN804: Implementierung von unsynchronisierten ADC Multi-Link Designs mit Stratix® 10 JESD204B RX IP Core

AN803: Implementierung von unsynchronisierten ADC Multi-Link Designs mit Arria® 10 JESD204B RX IP Core

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3. Board-Design und Energiemanagement

Thema	Agilex™ 7	Agilex™ 5	Stratix® 10	Arria® 10	Cyclone® 10	Max® 10
Richtlinien für Pin-Verbindungen	Pin-Anschlussrichtlinien für die Agilex™ 7 Gerätefamilie	Agilex™ 5 FPGAs und SoCs Pin-Verbindungsrichtlinien	Pin-Anschlussrichtlinien für Stratix® 10 GX-, MX-, TX- und SX-Bausteinfamilie	Pin-Anschlussrichtlinien für Arria® 10 GX, GT und SX Gerätefamilie	Pin-Anschlussrichtlinien für die Cyclone® 10 GX Gerätefamilie	Pin-Anschlussrichtlinien für MAX® 10 FPGA Gerätefamilie
Schematische Arbeitsblätter zur Überprüfung	Agilex 7 Arbeitsblatt zur Überprüfung des Schaltplans von Agilex™ 7	Agilex 5 Arbeitsblatt zur Überprüfung des Schaltplans für Agilex™ 5 Geräte	Arbeitsblatt zur Überprüfung des Stratix® 10-Geräteschemas	Arria® 10 GX, GT und SX Arbeitsblatt zur Überprüfung des Schaltplans	Cyclone® 10 GX Arbeitsblatt zur Überprüfung des Schaltplans	MAX® 10 Schematische Überprüfungsarbeitsblatt
Richtlinien für Mainboard-Design	Agilex™ 7 Gerätefamilie Hochgeschwindigkeits-Signalintegritäts-Designrichtlinien für serielle Schnittstellen AN 114: Richtlinien für das Board-Design von programmierbaren Gerätepaketen AN 886: Agilex™ 7 Gerätedesign-Richtlinien Richtlinien für Mainboard-Design Lösungen	Agilex™ 5 FPGAs und SoCs Gerätedesign-Richtlinien AN 114: Richtlinien für das Board-Design von programmierbaren Gerätepaketen	AN 766: Stratix® 10 Geräte, Design-Richtlinie für das Hochgeschwindigkeits-Signalschnittstellenlayout AN 613: PCB Stackup Design-Überlegungen für FPGAs Richtlinien für Mainboard-Design Lösungen	AN 613: PCB Stackup Design-Überlegungen für FPGAs AN 114: Richtlinien für das Board-Design von programmierbaren Gerätepaketen Richtlinien für Mainboard-Design Lösungen	AN 613: PCB Stackup Design-Überlegungen für FPGAs AN 114: Richtlinien für das Board-Design von programmierbaren Gerätepaketen Richtlinien für Mainboard-Design Lösungen	AN 613: PCB Stackup Design-Überlegungen für FPGAs AN 114: Richtlinien für das Board-Design von programmierbaren Gerätepaketen Richtlinien für Mainboard-Design Lösungen
Energieverwaltung	Agilex™ 7 Energieverwaltung Benutzerhandbuch AN 910: Agilex™ 7 Richtlinien für das Design von Stromverteilungsnetzen	Agilex™ 5 FPGAs und SoCs Power Management Benutzerhandbuch		AN 750: Verwendung des FPGA PDN-Tools zur Optimierung des Designs Ihres Stromversorgungsnetzes Gerätespezifisches Power Deliver Network (PDN) Tool 2.0 Benutzerhandbuch Early Power Estimator (EPE) und Power Analyzer	AN 750: Verwendung des FPGA PDN-Tools zur Optimierung des Designs Ihres Stromversorgungsnetzes Gerätespezifisches Power Deliver Network (PDN) Tool 2.0 Benutzerhandbuch Early Power Estimator (EPE) und Power Analyzer	AN 750: Verwendung des FPGA PDN-Tools zur Optimierung des Designs Ihres Stromversorgungsnetzes Gerätespezifisches Power Deliver Network (PDN) Tool 2.0 Benutzerhandbuch Early Power Estimator (EPE) und Power Analyzer
Thermische Energieverwaltung	AN 944: Thermische Modellierung für Agilex™ 7 FPGAs		AN 787: Stratix® 10 Wärmemodellierung und -management
Leistungssequenzierung	AN 692: Überlegungen zur Leistungssequenzierung	AN 692: Überlegungen zur Leistungssequenzierung	AN 692: Überlegungen zur Leistungssequenzierung	AN 692: Überlegungen zur Leistungssequenzierung	AN 692: Überlegungen zur Leistungssequenzierung

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4. Interoperabilitäts- und Normenprüfung

Thema	Agilex™ 7 JESD204C	Stratix® 10 JESD204B	Stratix® 10 JESD204C	Arria® 10 JESD204B
Interoperabilitäts-Checkouts-Berichte	AN 976: Agilex™ 7 F-Tile Geräte JESD204C FPGA IP und ADI AD9081 MxFE* DAC AN 960: Agilex™ 7 E-Tile Gerät JESD204C FPGA IP und ADI AD9081 MxFE* ADC AN 876: Agilex™ F-Tile Geräte JESD204C FPGA IP und ADI AD9081 MxFE* ADC	AN 905: Stratix® 10 Geräte JESD204B FPGA IP und ADI AD9213 AN 915: Stratix® 10 E-Tile Geräte JESD204B FPGA IP und ADI AD9208 AN 890: Stratix® 10 L-Tile-Geräte JESD204B FPGA IP und ADI AD9174 AN 833: Stratix 10® GX 16-Lane RX JESD204B-ADC12DJ3200	AN 949: Stratix® 10 E-Tile Geräte JESD204C FPGA IP und ADI AD9081 MxFE* DAC AN 927: EIN 916: Stratix® 10 E-Tile Geräte JESD204C FPGA IP und ADI AD9081/AD9082 MxFE* AN 909: Stratix® 10 Geräte JESD204C FPGA IP und TI ADC12DJ5200RF
Hardware-Checkouts-Berichte		AN 832: Stratix® 10 Geräte JESD204B IP Core und ADI AD9208 AN 823: Stratix® 10 L-Tile Geräte JESD204B IP Core und ADI AD9625		AN 810: FPGA JESD204B IP Core und ADI AD9208 AN 792: FPGA JESD204B IP-Core und ADI AD9371 AN 785: FPGA JESD204B IP-Core und ADI AD9162 AN 779: FPGA JESD204B IP-Core und ADI AD9691 AN 753: FPGA JESD204B IP-Core und ADI AD6676 AN 749: FPGA JESD204B IP-Core und ADI AD9144 AN 712: FPGA JESD204B MegaCore-Funktion und ADI AD9625 AN 710: FPGA JESD204B MegaCore-Funktion und ADI AD9680

Thema

Agilex™ 7

JESD204C

Stratix® 10

JESD204B

Stratix® 10

JESD204C

Arria® 10

JESD204B

Interoperabilitäts-Checkouts-Berichte

AN 976: Agilex™ 7 F-Tile Geräte JESD204C FPGA IP und ADI AD9081 MxFE* DAC

AN 960: Agilex™ 7 E-Tile Gerät JESD204C FPGA IP und ADI AD9081 MxFE* ADC

AN 876: Agilex™ F-Tile Geräte JESD204C FPGA IP und ADI AD9081 MxFE* ADC

AN 905: Stratix® 10 Geräte JESD204B FPGA IP und ADI AD9213

AN 915: Stratix® 10 E-Tile Geräte JESD204B FPGA IP und ADI AD9208

AN 890: Stratix® 10 L-Tile-Geräte JESD204B FPGA IP und ADI AD9174

AN 833: Stratix 10® GX 16-Lane RX JESD204B-ADC12DJ3200

AN 949: Stratix® 10 E-Tile Geräte JESD204C FPGA IP und ADI AD9081 MxFE* DAC

AN 927: EIN 916: Stratix® 10 E-Tile Geräte JESD204C FPGA IP und ADI AD9081/AD9082 MxFE*

AN 909: Stratix® 10 Geräte JESD204C FPGA IP und TI ADC12DJ5200RF

Hardware-Checkouts-Berichte

AN 832: Stratix® 10 Geräte JESD204B IP Core und ADI AD9208

AN 823: Stratix® 10 L-Tile Geräte JESD204B IP Core und ADI AD9625

AN 810: FPGA JESD204B IP Core und ADI AD9208

AN 792: FPGA JESD204B IP-Core und ADI AD9371

AN 785: FPGA JESD204B IP-Core und ADI AD9162

AN 779: FPGA JESD204B IP-Core und ADI AD9691

AN 753: FPGA JESD204B IP-Core und ADI AD6676

AN 749: FPGA JESD204B IP-Core und ADI AD9144

AN 712: FPGA JESD204B MegaCore-Funktion und ADI AD9625

AN 710: FPGA JESD204B MegaCore-Funktion und ADI AD9680

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5. IP- und Designbeispiel-Benutzerhandbücher

Tabelle 3: Konsolidierte JESD204B- und JESD204C Ressourcen

Thema	Agilex™ 7 JESD204B	Agilex™ 7 JESD204C	Agilex™ 5 JESD204C	Stratix® 10 JESD204B	Stratix® 10 JESD204C	Cyclone® 10 JESD204B	Arria® 10 JESD204B	Stratix® V JESD204B	Arria® V JESD204B	Cyclone® V JESD204B
IP-Benutzerhandbuch	JESD204B FPGA IP F-Tile JESD204B FPGA IP	JESD204C FPGA IP F-Tile JESD204C FPGA IP	GTS JESD204C FPGA IP	JESD204B FPGA IP	JESD204C FPGA IP	JESD204B FPGA IP	JESD204B FPGA IP	JESD204B FPGA IP	JESD204B FPGA IP	JESD204B FPGA IP
Designbeispiele Benutzerhandbuch	JESD204B Agilex™ FPGA IP F-Tile JESD204B FPGA IP	JESD204C Agilex™ FPGA IP F-Tile JESD204C FPGA IP	GTS JESD204C FPGA IP	JESD204B Stratix® 10 FPGA IP Stratix 10® GX 16-Lane RX JESD204B-ADC12DJ3200	JESD204C Stratix® 10 FPGA IP	JESD204B Cyclone® 10 GX FPGA IP	JESD204B Arria® 10 FPGA IP JESD204B FPGA IP Quartus® Prime Standard Edition	JESD204B FPGA IP Quartus® Prime Standard Edition	JESD204B FPGA IP Quartus® Prime Standard Edition	JESD204B FPGA IP Quartus® Prime Standard Edition

Thema

Agilex™ 7

JESD204B

Agilex™ 7

JESD204C

Agilex™ 5

JESD204C

Stratix® 10

JESD204B

Stratix® 10

JESD204C

Cyclone® 10

JESD204B

Arria® 10

JESD204B

Stratix® V

JESD204B

Arria® V

JESD204B

Cyclone® V

JESD204B

IP-Benutzerhandbuch

JESD204B FPGA IP

F-Tile JESD204B FPGA IP

JESD204C FPGA IP

F-Tile JESD204C FPGA IP

GTS JESD204C FPGA IP

JESD204B FPGA IP

JESD204C FPGA IP

JESD204B FPGA IP

JESD204B FPGA IP

JESD204B FPGA IP

JESD204B FPGA IP

JESD204B FPGA IP

Designbeispiele Benutzerhandbuch

JESD204B Agilex™ FPGA IP

F-Tile JESD204B FPGA IP

JESD204C Agilex™ FPGA IP

F-Tile JESD204C FPGA IP

GTS JESD204C FPGA IP

JESD204B Stratix® 10 FPGA IP

Stratix 10® GX 16-Lane RX JESD204B-ADC12DJ3200

JESD204C Stratix® 10 FPGA IP

JESD204B Cyclone® 10 GX FPGA IP

JESD204B Arria® 10 FPGA IP

JESD204B FPGA IP Quartus® Prime Standard Edition

JESD204B FPGA IP Quartus® Prime Standard Edition

JESD204B FPGA IP Quartus® Prime Standard Edition

JESD204B FPGA IP Quartus® Prime Standard Edition

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6. Schulungen und Videos

FPGA technische Schulung

Zusätzliche Schulungsvideos

Videotitel	Beschreibung
Überblick JESD204B MegaCore IP	Dieser Online-Kurs bietet einen umfassenden Überblick über die JESD204B FPGA IP-Core. Zum besseren Verständnis aller im Kurs verwendeten Begriffe und Konzepte beginnen wir mit einer Diskussion der relevanten Teile der JESD204B Schnittstellenspezifikation, gefolgt von einer Präsentation einiger der wichtigen Funktionen der JESD204B FPGA IP-Cores. Abschließend wird ein Datenfluss des Systems verwendet, um die funktionalen Details des Kerns zu beschreiben.

Videotitel

Beschreibung

Überblick JESD204B MegaCore IP

Dieser Online-Kurs bietet einen umfassenden Überblick über die JESD204B FPGA IP-Core. Zum besseren Verständnis aller im Kurs verwendeten Begriffe und Konzepte beginnen wir mit einer Diskussion der relevanten Teile der JESD204B Schnittstellenspezifikation, gefolgt von einer Präsentation einiger der wichtigen Funktionen der JESD204B FPGA IP-Cores. Abschließend wird ein Datenfluss des Systems verwendet, um die funktionalen Details des Kerns zu beschreiben.

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FPGA Kurzvideos

Zusätzliche Kurzvideos

Videotitel	Beschreibung
Agilex™ 7 FPGA F-Tile JESD204C Demovideo	Die JESD204B/C-Standards wurden von mehreren Generationen von FPGAs unterstützt. Sehen Sie sich diese Demo an, um zu erfahren, wie JESD204C auf einem Agilex™ 7-FPGA funktioniert.
Arria® 10-Schnittstelle zu ADI 9144 unter Verwendung von JESD204B IP	Erfahren Sie mehr über die Interoperabilität des JESD204B FPGA IP Core auf der Arria® 10 FPGA mit dem AD9144-Konverter von Analog Devices Inc. (ADI).
Interoperabilität des ADI AD9680 mit dem FPGA JESD204B IP Core auf Stratix®-V-FPGA	Erhalten Sie eine Schritt-für-Schritt-Anleitung zur Einrichtung der Hardware, zur Konfiguration des Analog/Digital-Wandlers und zur Konfiguration der JESD204B FPGA IP-Cores.
Interoperabilität des ADI AD9680 mit FPGA JESD204B IP auf Stratix® V	Erhalten Sie eine Schritt-für-Schritt-Anleitung zur Einrichtung der Hardware, zur Konfiguration des Analog/Digital-Wandlers und zur Konfiguration der JESD204B FPGA IP-Cores.
Interoperabilität von TI DAC37J84 mit FPGA JESD204B MegaCore auf Stratix®-V-FPGA	Erfahren Sie mehr über die Interoperabilität von JESD204B FPGA IP-Core auf dem Stratix® V FPGA mit dem DAC37J84-Wandler von Texas Instruments.
JESD204B FPGA IP Schnellstartvideo	Erfahren Sie mehr über JESD204B Standard und die JESD204B FPGA IP-Lösung. Finden Sie heraus, wie Sie auf einfache Weise ein Designbeispiel erstellen können, das auf Hardware funktioniert.
JESD204B FPGA IP-Demonstration	Erfahren Sie mehr über die Interoperabilität von JESD204B FPGA IP Core auf dem Arria® V FPGA mit dem DAC37J84 Converter von Texas Instruments.

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7. Debuggen

Werkzeuge

Beschreibung des Dokumenttitels
FTA JESD204B SYNCN-Signal nicht deasserted Problem	Das Ziel dieses Debug-FTA-Beispiels ist es, Probleme im Zusammenhang mit Altera JESD204B IP Core zu beheben und zu identifizieren und effektiv zu beheben.

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Benutzerhandbücher

Thema	Agilex™ 7 JESD204B	Agilex™ 5 JESD204C	Stratix® 10 JESD204B	Arria® 10 JESD204B	Cyclone® 10 GX JESD204B	Stratix® V JESD204B	Arria® V JESD204B	Cyclone® V JESD204B
FPGA IP-Übersicht	JESD204B FPGA IP-Übersicht	GTS JESD204C FPGA IP – Benutzerhandbuch	JESD204B FPGA IP-Übersicht	JESD204B FPGA IP-Übersicht	JESD204B FPGA IP-Übersicht	JESD204B FPGA IP-Übersicht	JESD204B FPGA IP-Übersicht	JESD204B FPGA IP-Übersicht
IP Core Debug-Richtlinien	JESD204B FPGA IP-Benutzerhandbuch – Kapitel 6: JESD204B IP-Core	Entwerfen mit der GTS JESD204C	JESD204B FPGA IP-Benutzerhandbuch – Kapitel 6: JESD204B IP-Core	JESD204B FPGA IP-Benutzerhandbuch – Kapitel 6: JESD204B IP-Core	JESD204B FPGA IP-Benutzerhandbuch – Kapitel 6: JESD204B IP-Core	JESD204B FPGA IP-Benutzerhandbuch – Kapitel 6: JESD204B IP-Core	JESD204B FPGA IP-Benutzerhandbuch – Kapitel 6: JESD204B IP-Core	JESD204B FPGA IP-Benutzerhandbuch – Kapitel 6: JESD204B IP-Core
Transceiver High-Speed Link Tuning – Kurzanleitung				AN 871: Transceiver High-Speed Link Tuning	AN 871: Transceiver High-Speed Link Tuning
Ethernet Link Inspector			Ethernet Link Inspector Benutzerhandbuch

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Intellectual Property (IP) Core – Versionshinweise

Thema	Agilex™ 7 JESD204B	Agilex™ 7 JESD204C	Agilex™ 5 JESD204C	Stratix® 10 JESD204B	Arria® 10 JESD204B	Cyclone® 10 GX JESD204B	Stratix® V JESD204B	Arria® V JESD204B	Cyclone® V JESD204B
FPGA IP	JESD204B FPGA IP-Core			JESD204B FPGA IP-Core	JESD204B FPGA IP-Core	JESD204B FPGA IP-Core	JESD204B FPGA IP-Core	JESD204B FPGA IP-Core	JESD204B FPGA IP-Core
E-Tile	JESD204B FPGA IP	E-Tile JESD204C FPGA IP
F-Tile	JESD204B FPGA IP	JESD204C FPGA IP
GTS			GTS JESD204C FPGA IP

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Zusätzliche Ressourcen

Thema	Agilex™ 7	Agilex™ 5	Stratix® 10	Cyclone® 10	Cyclone® 10 GX	Arria® 10
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Supportcenter für JESD204B und JESD204C IP Core

Erste Schritte

1. Geräte- und IP-Auswahl

Tabelle 1: Leistung des JESD204B FPGA IP-Core

Tabelle 2: Leistung JESD204C FPGA IP-Core

2. Designablauf und IP-Integration

3. Board-Design und Energiemanagement

4. Interoperabilitäts- und Normenprüfung

5. IP- und Designbeispiel-Benutzerhandbücher

Tabelle 3: Konsolidierte JESD204B- und JESD204C Ressourcen

6. Schulungen und Videos

FPGA technische Schulung

FPGA Kurzvideos

7. Debuggen

Werkzeuge

Benutzerhandbücher

Intellectual Property (IP) Core – Versionshinweise

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