JESD204B Intel® FPGA IP Core – Support-Center

Willkommen im JESD204B Intel® FPGA IP Core Support Center!

Hier finden Sie Informationen zur Auswahl, Gestaltung und Implementierung von JESD204B-Links. Es gibt auch Richtlinien, wie Sie Ihr System hochfahren und die JESD204B-Links debuggen können. Diese Seite ist in Kategorien unterteilt, die von Anfang bis Ende mit einem JESD204B-Systementwurfsablauf übereinstimmen.

Genießen Sie Ihre Reise!

Auf den folgenden Seiten finden Sie Support-Ressourcen für Intel® Agilex™® Intel® Stratix® 10® Intel Arria® 10 und Intel Cyclone® 10 Geräte. Für andere Geräte suchen Sie über die folgenden Links: Dokumentationsarchiv, Schulungskurse, Videos und Webcasts, Designbeispieleund Wissensdatenbank.

Erste Schritte

1. Geräte- und IP-Auswahl

Welche Intel® FPGA-Familie sollte ich verwenden?

Tabelle 1: JESD204B Intel® FPGA IP Core Leistung

Bausteinfamilie PMA Speed Grade FPGA Fabric Speed Grade

Datenübertragungsrate

Hard PCS aktivieren (Gbps) Soft PCS aktivieren (Gbps) 1

Verbindungstakt fMAX (MHz)
Intel® Agilex™ (E-Kachel)

2

3

-2

-2

-3

Nicht unterstützt

Nicht unterstützt

Nicht unterstützt

2,0 bis 17,4

2,0 bis 17,4

2,0 bis 16,0

data_rate/40

data_rate/40

data_rate/40

Intel® Stratix® 10 (L-Tile und H-Tile)

1

2

3

1

2

1

2

1

2

3

2,0 bis 12,0

2,0 bis 12,0

2,0 bis 9,83

2,0 bis 9,83

2,0 bis 9,83

2,0 bis 9,83

2,0 bis 9,83

2,0 bis 16,02

2,0 bis 14,0

2,0 bis 16,02

2,0 bis 14,0

2,0 bis 16,02

2,0 bis 14,0

2,0 bis 13,0

data_rate/40

data_rate/40

data_rate/40

data_rate/40

data_rate/40

data_rate/40

data_rate/40

Intel® Stratix® 10 (E-Kachel)

1

2

3

1

2

1

2

3

Nicht unterstützt

Nicht unterstützt

Nicht unterstützt

Nicht unterstützt

Nicht unterstützt

2,0 bis 16,02

2,0 bis 14,0

2,0 bis 16,02

2,0 bis 14,0

2,0 bis 13,0

data_rate/40

data_rate/40

data_rate/40

data_rate/40

data_rate/40
Intel® Arria® 10

1

2

3

4

1

1

2

1

2

3

2,0 bis 12,0

2,0 bis 12,0

2,0 bis 9,83

2,0 bis 12,0

2,0 bis 9,83

2,0 bis 8,83

2,0 bis 15,0 2 3

2,0 bis 15,0 2 3

2,0 bis 15,0 2 3

2,0 bis 14,2 2 4

2,0 bis 14,2 2 5

2,0 bis 12,56

Datenrate/40c

Datenrate/40

Datenrate/40

Datenrate/40

Datenrate/40

Datenrate/40
Intel® Cyclone® 10 GX <Jeder unterstützte Geschwindigkeitsgrad> <Jeder unterstützte Geschwindigkeitsgrad> 2,0 bis 6,25 2,0 bis 6,25 Datenrate/40

1. Wählen Sie Soft PCS aktivieren, um eine maximale Datenrate zu erreichen. Für den TX IP-Core führt die Aktivierung von Soft-PCS zu einer zusätzlichen Steigerung der Ressourcenauslastung um 3 bis 8 %. Für den RX IP-Core führt die Aktivierung von Soft PCS zu einer zusätzlichen Steigerung der Ressourcenauslastung um 10-20%†.

2. Die maximale Datenrate, die für Transceiver-Geschwindigkeitsgrade und Betriebsbedingungen der Transceiver-Stromversorgung unterstützt wird, finden Sie im Intel Arria 10 und Intel Stratix 10 Gerätedatenblatt.

3. Bei Verwendung des Soft-PCS-Modus mit 15,0 Gbit/s ist der Timing-Spielraum sehr begrenzt. Es wird empfohlen, einen hohen Einbauaufwand, Registerduplizierung und Registerretiming zu aktivieren, um die Timing-Leistung zu verbessern.

4. Für Intel Arria 10 GX 160, SX 160, GX 220 und SX 220 Geräte beträgt die unterstützte Datenrate bis zu 12.288 Gbps.

5. Für Intel Arria 10 GX 160, SX 160, GX 220 und SX 220 Geräte beträgt die unterstützte Datenrate 11,0 Gbit/s.

6. Für Intel Arria 10 GX 160, SX 160, GX 220 und SX 220 Geräte beträgt die unterstützte Datenrate 10,0 Gbit/s.

Zusätzliche Ressourcen

Intel® Agilex™, Intel® Stratix® 10, Intel® Arria® 10 und Intel® Cyclone® 10 Geräte

  • JESD204B Intel® FPGA IP Benutzerhandbuch (HTML | PDF-Datei)
  • JESD204B Intel® Agilex™ FPGA IP Design Beispiel Benutzerhandbuch (HTML | PDF-Datei)
  • JESD204B Intel® Stratix® 10 FPGA IP Design Beispiel Benutzerhandbuch (HTML | PDF-Datei)
  • JESD204B Intel® Arria® 10 FPGA IP Design Beispiel Benutzerhandbuch (HTML | PDF-Datei)
  • JESD204B Intel® Cyclone® 10 FPGA IP Design Beispiel Benutzerhandbuch (HTML | PDF-Datei)
  • E-Tile Transceiver PHY Benutzerhandbuch (HTML | PDF-Datei)
  • Intel® Arria® 10 Transceiver PHY Benutzerhandbuch (HTML | PDF-Datei)
  • L- und H-Tile Transceiver PHY Benutzerhandbuch (HTML | PDF-Datei)
  • Intel Cyclone 10 GX Transceiver PHY Benutzerhandbuch (HTML | PDF-Datei)

2. Design-Flow und IP-Integration

Wo finde ich Informationen zur IP-Integration?

Intel® Agilex™ Geräte

  • AN 901: Implementierung von Synchronisiertem ADC-Agilex E-Tile Dual Link Design mit JESD204C RX IP Core (HTML | PDF-Datei)

Intel® Stratix® 10 Geräte

  • AN804: Implementierung synchronisierter ADC-Multi-Link-Designs mit Intel Stratix 10 JESD204B RX IP Core (HTML | PDF-Datei)
  • AN804: Implementierung von nicht synchronisierten ADC-Multi-Link-Designs mit Intel Stratix 10 JESD204B RX IP Core(HTML-| PDF-Datei)

Intel Arria® 10 Geräte

  • AN803: Implementierung synchronisierter ADC-Multi-Link-Designs mit Intel Arria 10 JESD204B RX IP Core (HTML | PDF-Datei)
  • AN803: Implementierung von unsynchronisierten ADC-Multi-Link-Designs mit Intel Arria 10 JESD204B RX IP Core(HTML-| PDF-Datei)

Thermisches Energiemanagement

Intel® Agilex™ Geräte

  • AN 944: Thermische Modellierung für Intel Agilex FPGAs mit dem Intel FPGA Power and Thermal Calculator (HTML | PDF-Datei)

Intel® Stratix® 10 Geräte

Leistungssequenzierung

Intel® Agilex™ , Intel® Stratix® 10, Intel® Cyclone® 10 und Intel® Arria® 10 Geräte

  • AN 692: Überlegungen zur Leistungssequenzierung für Intel® Cyclone 10 GX, Intel® Arria® 10, Intel Stratix® 10 und Intel® Agilex™ Geräte (HTML | PDF-Datei)

4. Interoperabilität und Normenprüfung

JESD204B Intel FPGA IP Hardware Checkout Berichte

Intel® Agilex™ Geräte

  • AN 916: JESD204C Intel® FPGA IP und ADI AD9081/AD9082 MxFE* Interoperabilitätsbericht für Intel® Stratix® 10 E-Tile-Geräte (HTML | PDF-Datei)

Intel® Stratix® 10 Geräte

  • AN 823: Intel FPGA JESD204B IP Core und ADI AD9625 Hardware Checkout Report für Intel Stratix 10 Geräte (HTML | PDF-Datei)
  • AN 832: Intel FPGA JESD204B IP Core und ADI AD9208 Hardware Checkout Report für Intel Stratix 10 Geräte (HTML | PDF-Datei)

Intel® Arria® 10 Geräte

  • AN 710: Intel FPGA JESD204B MegaCore-Funktion und ADI AD9680 Hardware Checkout Report(HTML-| PDF-Datei)
  • AN 712: Intel FPGA JESD204B MegaCore-Funktion und ADI AD9625 Hardware Checkout Report (HTML | PDF-Datei)
  • AN 749: Intel FPGA JESD204B IP Core und ADI AD9144 Hardware Checkout Report (HTML | PDF-Datei)
  • AN 753: Intel FPGA JESD204B IP Core und ADI AD6676 Hardware Checkout Report (HTML | PDF-Datei)
  • AN 779: Intel FPGA JESD204B IP Core und ADI AD9691 Hardware Checkout Report (HTML | PDF-Datei)
  • AN 785: Intel FPGA JESD204B IP Core und ADI AD9162 Hardware Checkout Report (HTML | PDF-Datei)
  • AN 792: Intel FPGA JESD204B IP Core und ADI AD9371 Hardware Checkout Report (HTML | PDF-Datei)
  • AN 810: Intel FPGA JESD204B IP Core und ADI AD9208 Hardware Checkout Report (HTML | PDF-Datei)

5. Designbeispiele und Referenzdesigns

Designbeispiele und Referenzdesigns

Intel® Agilex™ Geräte

  • AN 901: Implementierung von Synchronisiertem ADC-Agilex E-Tile Dual Link Design mit JESD204C RX IP Core (HTML | PDF-Datei)

Intel® Stratix® 10 Geräte

  • AN 833: Intel Stratix 10 GX 16-Lane RX JESD204B-ADC12DJ3200 Interoperability Reference Design (HTML | PDF-Datei)
  • AN 804: Implementierung von ADC-Stratix 10 Multi-Link Design mit JESD204B RX IP (HTML | PDF-Datei)

Intel® Arria® 10 Geräte

  • Intel Arria 10 JESD204B AD9144-AD9625 Interoperability Reference Design Benutzerhandbuch (HTML)
  • AN 729: Implementierung des JESD204B IP Core System Reference Design mit Nios® II Prozessor (HTML | PDF-Datei)
  • AN 814: Intel Arria 10 Zwei x8-Lane JESD204B (Duplex) IP Cores Multi-Device Synchronization Reference Design(HTML | PDF-Datei)
  • AN 803: Implementierung des synchronisierten ADC-Arria 10 Multi-Link-Designs mit JESD204B RX IP Core (HTML | PDF-Datei)

6. Schulungen und Videos

Empfohlene Schulungen

Titel

Art

Beschreibung

JESD204B MegaCore IP Übersicht

Online

Dieser Online-Kurs bietet einen umfassenden Überblick über den JESD204B Intel FPGA IP-Core. Zum besseren Verständnis aller im Kurs verwendeten Begriffe und Konzepte beginnen wir mit einer Diskussion der relevanten Teile der JESD204B-Schnittstellenspezifikation und anschließend einer Präsentation einiger der wichtigen Funktionen des JESD204B Intel FPGA IP-Kerns. Schließlich wird ein Datenfluss des Systems verwendet, um die funktionalen Details des Kerns zu beschreiben.

Empfohlene Videos

Titel

Beschreibung

Arria® 10 Schnittstelle zu ADI 9144 mit JESD204B IP

Erfahren Sie mehr über die Interoperabilität des JESD204B Intel FPGA IP-Cores auf dem Intel® Arria® 10 FPGA mit dem AD9144 Wandler von Analog Devices Inc. (ADI).

So interagieren Sie mit ADI AD9680 mit Intel® FPGA JESD204B IP Core auf Stratix® V FPGA

Holen Sie sich eine Schritt-für-Schritt-Anleitung zum Einrichten der Hardware, zum Konfigurieren des Analog-Digital-Wandlers und zum Konfigurieren des JESD204B Intel FPGA IP-Kerns.

So interagieren Sie mit ADI AD9680 mit Intel® FPGA JESD204B IP auf Stratix V

Holen Sie sich eine Schritt-für-Schritt-Anleitung zum Einrichten der Hardware, zum Konfigurieren des Analog-Digital-Wandlers und zum Konfigurieren des JESD204B Intel FPGA IP-Kerns.

Wie man TI DAC37J84 mit Intel® FPGA JESD204B MegaCore auf Stratix V FPGA interagiert

Erfahren Sie mehr über die Interoperabilität des JESD204B Intel FPGA IP-Cores auf dem Stratix® V FPGA mit dem DAC37J84 Konverter von Texas Instruments.

JESD204B Intel FPGA IP Schnellstart Video

Erfahren Sie mehr über den JESD204B-Standard und die JESD204B Intel FPGA IP-Lösung. Erfahren Sie, wie Sie auf einfache Weise ein Designbeispiel erstellen können, das auf Hardware funktioniert.

JESD204B Intel FPGA IP Demonstration

Erfahren Sie mehr über die Interoperabilität des JESD204B Intel FPGA IP Core auf dem Arria V FPGA mit dem DAC37J84 Konverter von Texas Instruments.

JESD204B Intel FPGA IP Schnellstart Video

Erfahren Sie mehr über den JESD204B-Standard und die JESD204B Intel FPGA IP-Lösung. Erfahren Sie, wie Sie auf einfache Weise ein Designbeispiel erstellen können, das auf Hardware funktioniert.

Weitere Videos

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7. Debuggen

Benutzerhandbücher

Versionshinweise zu Intellectual Property (IP) Core

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