JESD204B/JESD204C IP-Core – Support-Center

Das JESD204B/C FPGA IP Core Support Center bietet Informationen zur Auswahl, zum Design und zur Implementierung von JESD204B/C-Verbindungen. Es gibt auch Richtlinien, wie Sie Ihr System aufrufen und die JESD204B/C-Links debuggen können. Diese Seite ist in Kategorien unterteilt, die sich von Anfang bis Ende an einem JESD204B/C-Systemdesignablauf orientieren.

Support-Ressourcen für Agilex™ 7, Agilex™ 5, Stratix® 10, Arria® 10 und Cyclone® 10 Geräte finden Sie auf den folgenden Seiten. Suchen Sie für andere Geräte über die folgenden Links: Dokumentationsarchiv, Schulungskurse, Videos und Webcasts, Designbeispiele und Wissensdatenbank.

Erste Schritte

1. Geräte- und IP-Auswahl

Welche FPGA Familie soll ich verwenden?

Tabelle 1: Leistung des JESD204B FPGA IP-Core

Gerätefamilie PMA Geschwindigkeitsklasse FPGA Fabric Geschwindigkeitsklasse Datenrate Link-Takt fMAX (MHz)
Hard PCS aktivieren (Gbit/s) Aktivierung von Soft PCS (Gbit/s) 1
Agilex™ 7 (F-Tile) 1 -1 Nicht unterstützt 2,0 bis 20,0 data_rate/40
-2 Nicht unterstützt 2,0 bis 19,2 data_rate/40
2 -2 Nicht unterstützt 2,0 bis 19,2 data_rate/40
-3 Nicht unterstützt 1,0 bis 16,7 data_rate/40
3 -3 Nicht unterstützt 2,0 bis 16,7 data_rate/40
Agilex™ 7 (E-Tile) 2 -2 Nicht unterstützt 2,0 bis 17,4 data_rate/40
3 -2 Nicht unterstützt 2,0 bis 17,4 data_rate/40
-3 Nicht unterstützt 2,0 bis 16,0 data_rate/40
Agilex™ 5 E-Reihe (Gerätegruppe B) -4 Nicht unterstützt 15.50* data_rate/40
-5 Nicht unterstützt 14.90* data_rate/40
-6 Nicht unterstützt 12.70* data_rate/40
Stratix® 10 (L-Tile und H-Tile) 1 1 2,0 bis 12,0 2.0 bis 16.02 data_rate/40
2 2,0 bis 12,0 2,0 bis 14,0 data_rate/40
2 1 2,0 bis 9,83 2.0 bis 16.02 data_rate/40
2 2,0 bis 9,83 2,0 bis 14,0 data_rate/40
3 1 2,0 bis 9,83 2.0 bis 16.02 data_rate/40
2 2,0 bis 9,83 2,0 bis 14,0 data_rate/40
3 2,0 bis 9,83 2,0 bis 13,0 data_rate/40
Stratix® 10 (E-Tile) 1 1 Nicht unterstützt 2.0 bis 16.02 data_rate/40
2 Nicht unterstützt 2,0 bis 14,0 data_rate/40
2 1 Nicht unterstützt 2.0 bis 16.02 data_rate/40
2 Nicht unterstützt 2,0 bis 14,0 data_rate/40
3 3 Nicht unterstützt 2,0 bis 13,0 data_rate/40
Arria® 10 1 1 2,0 bis 12,0 2,0 bis 15,0 (2, 3) Datenrate/40
2 1 2,0 bis 12,0 2,0 bis 15,0 (2, 3) Datenrate/40
2 2,0 bis 9,83 2,0 bis 15,0 (2, 3) Datenrate/40
3 1 2,0 bis 12,0 2,0 bis 14,2 (2, 4) Datenrate/40
2 2,0 bis 9,83 2,0 bis 14,2 (2, 5) Datenrate/40
4 3 2,0 bis 8,83 2,0 bis 12,5 (6) Datenrate/40
Cyclone® 10 GX <Jede unterstützte Geschwindigkeitsstufe> -5 2,0 bis 9,8 2,0 bis 9,8 Datenrate/40
-6 2,0 bis 6,25 2,0 bis 9,8 Datenrate/40
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Tabelle 2: Leistung JESD204C FPGA IP-Core

Gerätefamilie PMA Geschwindigkeitsklasse FPGA Fabric Geschwindigkeitsklasse Datenrate Link-Takt fMAX (MHz)
Hard PCS aktivieren (Gbit/s) Aktivieren von Soft PCS (Gbit/s)
Agilex™ 7 (F-Tile) 1 -1 Nicht unterstützt 5 bis 32.44032 data_rate/40
-2 Nicht unterstützt 5 bis 32.44032 data_rate/40
2 -1 Nicht unterstützt 5 bis 28,8948* data_rate/40
-2 Nicht unterstützt 5 bis 28,8948* data_rate/40
-3 Nicht unterstützt 5 bis 24,33024 data_rate/40
3 -3 Nicht unterstützt 5 bis 17,4 data_rate/40
Agilex™ 7 (E-Tile) 1 -1 Nicht unterstützt 5 bis 28,9 data_rate/40
2 -2 Nicht unterstützt 5 bis 28,3 data_rate/40
-3 Nicht unterstützt 5 bis 25,6 data_rate/40
3 -2 Nicht unterstützt 5 bis 17,4 data_rate/40
-3 Nicht unterstützt 5 bis 17,4 data_rate/40
Agilex™ 5 E-Reihe (Gerätegruppe B) -4 Nicht unterstützt 17.16 data_rate/40
-5 Nicht unterstützt 17.16 data_rate/40
-6 Nicht unterstützt 17.16 data_rate/40
Agilex™ 5 E-Reihe (Gerätegruppe A) / D-Serie -1 Nicht unterstützt 28.1 data_rate/40
-2 Nicht unterstützt 28.1 data_rate/40
-3 Nicht unterstützt 28.1 data_rate/40
Stratix® 10 (E-Tile) 1 -1 Nicht unterstützt 5 bis 28,9 data_rate/40
-2 Nicht unterstützt 5 bis 25,6 data_rate/40
2 -1 Nicht unterstützt 5 bis 28,3 data_rate/40
-2 Nicht unterstützt 5 bis 25,6 data_rate/40
3 -1 Nicht unterstützt 5 bis 17,4 data_rate/40
-2 Nicht unterstützt 5 bis 17,4 data_rate/40
-3 Nicht unterstützt 5 bis 17,4 data_rate/40
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*Die maximale Datenrate kann sich reduzieren, wenn ECC aktiviert ist. Weitere Informationen finden Sie im Agilex™ 5 FPGAs- und SoCs-Gerätedatenblatt .

1. Wählen Sie Soft PCS aktivieren, um die maximale Datenrate zu erreichen. Für den TX IP Core führt die Aktivierung von Soft PCS zu einer zusätzlichen Steigerung der Ressourcenauslastung um 3–8 %. Für den RX IP Core führt die Aktivierung von Soft PCS zu einer zusätzlichen Steigerung der Ressourcenauslastung um 10 bis 20 %.

2. Im Datenblatt der Geräte Arria® 10 und Stratix® 10 finden Sie die maximale Datenrate, die für alle Transceiver-Geschwindigkeitsstufen und Betriebsbedingungen der Transceiver-Stromversorgung unterstützt wird.

3. Bei Verwendung des Soft PCS-Modus mit 15,0 Gbit/s ist der Timing-Spielraum sehr begrenzt. Es wird empfohlen, einen hohen Fitter-Aufwand, Registerduplizierung und Register-Retiming zu aktivieren, um die Timing-Leistung zu verbessern.

4. Für Arria® 10 GX 160-, SX 160-, GX 220- und SX 220-Geräte beträgt die unterstützte Datenrate bis zu 12,288 Gbit/s.

5. Für Arria® 10 GX 160-, SX 160-, GX 220- und SX 220-Geräte beträgt die unterstützte Datenrate 11,0 Gbit/s.

6. Für Arria® 10 GX 160-, SX 160-, GX 220- und SX 220-Geräte beträgt die unterstützte Datenrate 10,0 Gbit/s.

Schematische Überprüfung

Agilex™ 7 Geräte

Agilex™ 5 Geräte

Stratix® 10 Geräte

Cyclone® 10 Geräte

Arria® 10 Geräte

Richtlinien für Mainboard-Design

Energieverwaltung

Thermische Energieverwaltung

Agilex™ 7 Geräte

Stratix® 10 Geräte

Leistungssequenzierung

Agilex™ 7, Agilex™ 5, Stratix® 10, Cyclone® 10 und Arria® 10 Geräte

4. Interoperabilitäts- und Normenprüfung

JESD204B FPGA IP-Hardware-Checkout-Berichte

Agilex™ 7 Geräte

Stratix® 10 Geräte

JESD204B

JESD204C

Arria® 10 Geräte

5. Designbeispiele und Referenzdesigns

Tabelle -3: Konsolidierte JESD204B/C-Ressourcen

JESD204B FPGA IP JESD204C FPGA IP F-Tile JESD204C FPGA IP F-Tile JESD204B FPGA IP GTS JESD204C FPGA IP
IP-Benutzerhandbuch Allgemein JESD204B FPGA IP Benutzerhandbuch JESD204C FPGA IP Benutzerhandbuch F-Tile JESD204C FPGA IP Benutzerhandbuch F-Tile JESD204B FPGA IP – Benutzerhandbuch GTS JESD204C FPGA IP – Benutzerhandbuch
Designbeispiel Benutzerhandbuch Agilex™ 7 JESD204B Agilex™ FPGA IP Designbeispiel Benutzerhandbuch JESD204C Agilex™ FPGA IP Designbeispiel Benutzerhandbuch F-Tile JESD204C FPGA IP Designbeispiel Benutzerhandbuch F-Tile JESD204B FPGA IP Designbeispiel Benutzerhandbuch
Agilex™ 5 GTS JESD204C FPGA IP Designbeispiel Benutzerhandbuch
Stratix® 10 JESD204B Stratix® 10 FPGA IP Designbeispiel Benutzerhandbuch JESD204C Stratix® 10 FPGA IP Designbeispiel Benutzerhandbuch
Cyclone® 10 JESD204B Cyclone® 10 GX FPGA IP Designbeispiel Benutzerhandbuch
Arria® 10 JESD204B Arria® 10 FPGA IP Designbeispiel Benutzerhandbuch
Norm JESD204B FPGA IP Designbeispiel Benutzerhandbuch: Quartus® Prime Standard Edition
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6. Schulungen und Videos

FPGA technische Schulung

Zusätzliche Schulungsvideos

Videotitel

Beschreibung

Überblick JESD204B MegaCore IP

Dieser Online-Kurs bietet einen umfassenden Überblick über die JESD204B FPGA IP-Core. Zum besseren Verständnis aller im Kurs verwendeten Begriffe und Konzepte beginnen wir mit einer Diskussion der relevanten Teile der JESD204B Schnittstellenspezifikation, gefolgt von einer Präsentation einiger der wichtigen Funktionen der JESD204B FPGA IP-Cores. Abschließend wird ein Datenfluss des Systems verwendet, um die funktionalen Details des Kerns zu beschreiben.
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FPGA Kurzvideos

Zusätzliche Kurzvideos

Videotitel

Beschreibung
Agilex™ 7 FPGA F-Tile JESD204C Demovideo Die JESD204B/C-Standards wurden von mehreren Generationen von FPGAs unterstützt. Sehen Sie sich diese Demo an, um zu erfahren, wie JESD204C auf einem Agilex™ 7-FPGA funktioniert.

Arria® 10-Schnittstelle zu ADI 9144 unter Verwendung von JESD204B IP

Erfahren Sie mehr über die Interoperabilität des JESD204B FPGA IP Core auf der Arria® 10 FPGA mit dem AD9144-Konverter von Analog Devices Inc. (ADI).

Interoperabilität des ADI AD9680 mit dem FPGA JESD204B IP Core auf Stratix®-V-FPGA

Erhalten Sie eine Schritt-für-Schritt-Anleitung zur Einrichtung der Hardware, zur Konfiguration des Analog/Digital-Wandlers und zur Konfiguration der JESD204B FPGA IP-Cores.

Interoperabilität des ADI AD9680 mit FPGA JESD204B IP auf Stratix® V

Erhalten Sie eine Schritt-für-Schritt-Anleitung zur Einrichtung der Hardware, zur Konfiguration des Analog/Digital-Wandlers und zur Konfiguration der JESD204B FPGA IP-Cores.

Interoperabilität von TI DAC37J84 mit FPGA JESD204B MegaCore auf Stratix®-V-FPGA

Erfahren Sie mehr über die Interoperabilität von JESD204B FPGA IP-Core auf dem Stratix® V FPGA mit dem DAC37J84-Wandler von Texas Instruments.

JESD204B FPGA IP Schnellstartvideo

Erfahren Sie mehr über JESD204B Standard und die JESD204B FPGA IP-Lösung. Finden Sie heraus, wie Sie auf einfache Weise ein Designbeispiel erstellen können, das auf Hardware funktioniert.

JESD204B FPGA IP-Demonstration

Erfahren Sie mehr über die Interoperabilität von JESD204B FPGA IP Core auf dem Arria® V FPGA mit dem DAC37J84 Converter von Texas Instruments.
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7. Debuggen

Werkzeuge

Benutzerhandbücher

Intellectual Property (IP) Core – Versionshinweise

Zusätzliche Ressourcen

Agilex™ 7, Stratix® 10, Arria® 10 und Cyclone® 10 Geräte

Wissensdatenbank-Lösung

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