JESD204 FPGA IP

Das JEDEC-Komitee hat den seriellen Schnittstellenstandard JESD204 Datenkonverter entwickelt, um die Anzahl der Dateneingänge / -ausgänge zwischen Hochgeschwindigkeits-Datenkonvertern und anderen Geräten, wie z. B. FPGAs, zu standardisieren und zu reduzieren. Das Protokoll hat viele Vorteile, wie z. B. vereinfachte Layouts, Skew-Management und deterministische Latenz.

Vorverifiziert und JEDEC-konform

Altera bietet vorab verifizierte JESD204C und JESD204B-IPs, die Designern im Vergleich zur Entwicklung des IP von Grund auf erhebliche Entwicklungszeit sparen.

Die IPs entsprechen den JEDEC-Spezifikationen, was für die Gewährleistung von Interoperabilität und Zuverlässigkeit in Hochgeschwindigkeitsdatenanwendungen von entscheidender Bedeutung ist.

IP-Protokoll Besondere Merkmale Agilex ™ 7 FPGA (E-Tile)

Agilex ™ 7 FPGA (F-Tile)

Agilex™ 9 FPGA (F-Tile)

 Agilex™ 5 FPGA Gerätegruppe B der E-Reihe (GTS) Agilex™ 5 FPGA Gerätegruppe der E-Reihe (GTS) Gerätegruppe A Agilex™ 5 FPGA D-Reihe (GTS)
JESD204C Datenrate 28,9 Gbit/s 32,44032 Gbit/s 17,16 Gbit/s 28,1 Gbit/s
Lanes 1-16x 1-8x
HIP/SIP Hard IP (HIP) Soft-IP (SIP)
Datenmodi

Simplex (nur TX, nur RX)

Duplex (TX/RX-Shared PHY, gleiche Datenraten)

Simplex (nur TX, nur RX)

Duplex (TX/RX-Shared PHY, gleiche Datenraten)

Dual Simplex (TX/RX – unabhängiger PHY, unterschiedliche Datenraten)
JESD204B Datenrate 19,2 Gbit/s 20 Gbit/s 17,16 Gbit/s 19,2 Gbit/s 19,2 Gbit/s
Lanes 1-8x 1-8x
HIP/SIP MAC+PHY – Hard IP (HIP)
TL – Soft IP (SIP)		 Soft-IP (SIP)
Datenmodi

Simplex (nur TX, nur RX)

Duplex (TX/RX-Shared PHY, gleiche Datenraten)

Simplex (nur TX, nur RX)

Duplex (TX/RX-Shared PHY, gleiche Datenraten)

Dual Simplex (TX/RX – unabhängiger PHY, unterschiedliche Datenraten)
Hinweis: Detaillierte IP-Informationen finden Sie in den entsprechenden IP-Benutzerhandbüchern im Abschnitt Dokumentation.
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IP-Protokoll Agilex ™ 7 FPGA (E-Tile)

Agilex ™ 7 FPGA (F-Tile)

Agilex™ 9 FPGA (F-Tile)
JESD204C AN 960: Interoperabilitätsbericht mit ADI AD9081 MxFE* ADC AN 876: Interoperabilitätsbericht mit ADI AD9081 Mx FE* ADC

AN 976: Interoperabilitätsbericht mit ADI AD9081 MxFE* DAC
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IP-Protokoll Agilex ™ 7 FPGA (E-Tile)

Agilex ™ 7 FPGA (F-Tile)

Agilex™ 9 FPGA (F-Tile)

 Agilex™ 5 FPGA (GTS)
JESD204C E-Tile JESD204C FPGA IP – Benutzerhandbuch F-Tile JESD204C FPGA IP Benutzerhandbuch GTS JESD204C FPGA IP – Benutzerhandbuch
E-Tile JESD204C Agilex 7 Designbeispiel Benutzerhandbuch F-Tile JESD204C FPGA IP Designbeispiel Benutzerhandbuch GTS JESD204C FPGA IP Designbeispiel Benutzerhandbuch
Versionshinweise für E-Tile JESD204C FPGA IP F-Tile JESD204C FPGA IP – Versionshinweise Versionshinweise GTS JESD204C FPGA IP
JESD204B E-Tile JESD204B FPGA IP – Benutzerhandbuch F-Tile JESD204B FPGA IP – Benutzerhandbuch
E-Tile JESD204B Agilex 7 Designbeispiel Benutzerhandbuch F-Tile JESD204B FPGA IP Designbeispiel Benutzerhandbuch
Versionshinweise für E-Tile JESD204B FPGA IP Versionshinweise für F-Tile JESD204B FPGA IP
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Bestellcodes und Preise

Nach dem Erwerb der Lizenz für die JESD204 FPGA IP Suite können Sie die Lizenz über das Self-Service Licensing Center.

Weitere Informationen finden Sie im Licensing Support Center

Intellectual Property Bestellcode Primär Erneuerungs-
JESD204 FPGA IP Suite
 Primär: IPS-JESD204
Erneuerung: IPSR-JESD204

Digikey

Mouser

Arrow

Digikey

Mouser
Hinweis: Der Kauf und die Erneuerung der JESD204 FPGA IP Suite umfassen die folgenden IP-Lizenzen: IP-JESD204C, IP-JESD204C-FTILE, IP-JESD204B, IP-JESD204B-FTILE
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Weitere Ressourcen

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Technischer Support

Für technischen Support zu diesem IP-Core besuchen Sie bitte Support-Ressourcen oder Intel® Premium-Support. Außerdem können Sie in dieser Funktion im Wissenscenter und in den Communities nach verwandten Themen suchen.

IP-Evaluierung und -Kauf

Bewertungsmodus und Informationen für den Kauf von Altera® FPGA IP-Cores.

IP Base Suite

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