Aufgrund eines Problems in der Quartus® II-Software berechnet der TimeQuest Timing Analyzer möglicherweise eine falsche Phasenverschiebung für Ihren PLL-Ausgangstakt. Dieses Problem tritt in Arria® V-, Cyclone® V- und Stratix® V-Designs auf, wenn Sie mit einer Phasenverschiebung ungleich Null auf dem PLL-Referenztakt verwenden derive_pll_clocks
.
Führen Sie eine der folgenden Aktionen aus, um dieses Problem zu umgehen:
- Verwenden Sie die Phasenverschiebungseinstellung für den Ausgangstakt, anstatt den Referenztakt in Ihrer PLL zu phasenverschieben.
- Beschränken Sie die PLL-Ausgaben mit der
create_generated_clock
Einschränkung, anstattderive_pll_clocks.