Artikel-ID: 000074766 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 02.05.2016

Warum hat mein PLL-Ausgang eine falsche Phasenverschiebung im TimeQuest Timing Analyzer?

Umgebung

    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aufgrund eines Problems in der Quartus® II-Software berechnet der TimeQuest Timing Analyzer möglicherweise eine falsche Phasenverschiebung für Ihren PLL-Ausgangstakt. Dieses Problem tritt in Arria® V-, Cyclone® V- und Stratix® V-Designs auf, wenn Sie mit einer Phasenverschiebung ungleich Null auf dem PLL-Referenztakt verwenden derive_pll_clocks .

Lösung

Führen Sie eine der folgenden Aktionen aus, um dieses Problem zu umgehen:

  • Verwenden Sie die Phasenverschiebungseinstellung für den Ausgangstakt, anstatt den Referenztakt in Ihrer PLL zu phasenverschieben.
  • Beschränken Sie die PLL-Ausgaben mit der create_generated_clock Einschränkung, anstatt derive_pll_clocks.

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