Aufgrund eines Problems in der Quartus® II Software, derive_pll_clocks der Befehl Synopsys Design Constraint (SDC) die Ausgabe von Phase-Locked Loop (PLL) möglicherweise nicht korrekt einschränkt. Dieses Problem tritt auf, wenn Ihr Design die PLL-Taktumschaltung in 28-nm-Geräten verwendet, einschließlich Stratix® V-, Arria® V- und Cyclone® V-Geräte. Aufgrund dieses Problems erstellt der derive_pll_clocks Befehl nicht automatisch die generierten Takte bei PLL-Ausgängen relativ zu jeder Referenz-Takteingabe.
Um dieses Problem zu umgehen, beschränken Sie die PLL-Ausgänge manuell mit create_generated_clock SDC-Befehlen. Weitere Einzelheiten finden Sie im Abschnitt Ähnliche Artikel .
Dieses Problem wird ab der Intel® Quartus® Prime Pro oder Standard Edition Software Version 11.0 behoben.