Wie schränke ich PLL-Takte ein, wenn ich die Taktfrequenz in...

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Quartus Edition

Intel® Quartus® II Anmeldungs-Edition

Version gefunden: 10.1

FPGA-IP (Intellectual Property, wiederverwertbares Komponentendesign)

PLL

Version gefunden: 10.1

Beschreibung

Aufgrund eines Problems in der Quartus® II Softwareversion 10.1 und neuer beschränkt der derive_pll_clocks Befehl nicht alle Takte korrekt, wenn Altera_PLL mit PLL-Taktumschaltung verwendet wird. Dieses Problem betrifft Designs, die auf Geräte Stratix® V, Arria® V oder Cyclone® V ausgerichtet sind. Anstatt Taktfrequenzen zu erstellen, die mit jedem Eingabe-Referenztakt verknüpft sind, derive_pll_clocks werden nur Takte für den ersten Referenztakt erstellt.

Lösung

Um Altera_PLL-Ausgänge für jeden Referenztakt korrekt einzuschränken, verwenden Sie create_generated_clock Befehle wie im unten beschriebenen Dokument. Das Dokument enthält Anweisungen zum Erstellen dieser Befehle sowie Beispielbefehle basierend auf dem unten stehenden Beispieldesign.

Dieses Problem wird voraussichtlich in einer zukünftigen Version der Quartus II Software behoben werden.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 15 Produkte

Arria® V SX SoC-FPGA

Cyclone® V ST SoC-FPGA

Arria® V ST SoC-FPGA

เอฟพีจีเอ Arria® V GX

เอฟพีจีเอ Arria® V GT

เอฟพีจีเอ Cyclone® V E

Cyclone® V SE SoC-FPGA

เอฟพีจีเอ Stratix® V E

Cyclone® V SX SoC-FPGA

เอฟพีจีเอ Cyclone® V GT

เอฟพีจีเอ Stratix® V GX

เอฟพีจีเอ Stratix® V GT

เอฟพีจีเอ Cyclone® V GX

เอฟพีจีเอ Stratix® V GS

เอฟพีจีเอ Arria® V GZ

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