Warnung (332174): Der ignorierte Filter unter <filename>.sdc: <hierarchy>.gpll~PLL_OUTPUT_COUNTER|vco1ph[0] konnte nicht mit einem Pin abgeglichen werden</hierarchy></filename>

Diese Warnung kann in der Quartus® II Software angezeigt werden, wenn ein Design kompiliert wird, das die PLL-Intel® FPGA IP in den Gerätefamilien Stratix® V, Arria® V oder Cyclone® V enthält.
Das Problem tritt auf, wenn Sie eine create_generated_clock Beschränkung für Ihre PLL manuell anwenden, anstatt die derive_pll_clocks Beschränkung zu verwenden.

Die Warnung tritt auf, weil der Name des PLL-Ausgabezählers zwischen der Post-Synthese und den Post-Fit-Netlists nicht übereinstimmt.

Um diese Warnung zu vermeiden, führen Sie eine der folgenden zwei Aktionen durch:

• Verwenden Sie derive_pll_clocks diese Anwendung, um Ihre PLL einzuschränken.
• Verwenden Sie Platzhalter in Ihrer create_generated_clock-Beschränkung, wie unten gezeigt:

Für eine ursprüngliche Beschränkung, wie z. B.:

create_generated_clock -name {<hierarchy>.gpll~PLL_OUTPUT_COUNTER|divclk} /
-source [get_pins {<hierarchy>.gpll~PLL_OUTPUT_COUNTER|vco1ph[0]}]

Ersetzen Sie den -source Verweis von zu vco1ph[0] vco*ph[*]:

create_generated_clock -name {<hierarchy>.gpll~PLL_OUTPUT_COUNTER|divclk} /
-source [get_pins {<hierarchy>.gpll~PLL_OUTPUT_COUNTER|vco*ph[*]}] /

Dieses Problem wird ab der Intel® Quartus® Prime Pro oder Standard Edition Software Version 13.0 behoben.