Hochleistungsfähiger Memory Controller II SDRAM Intel® FPGA IP Core

Der hochleistungsfähige Memory Controller II SDRAM FPGA IP Core kümmert sich um die komplexen Aspekte der Verwendung von DDR, DDR2 und DDR3 SDRAM mit Geschwindigkeiten bis 933 MHz. Der Intellectual Property (IP) Core initialisiert die Speichergeräte, verwaltet SDRAM-Banken, übersetzt Lese- und Schreibanforderungen von der lokalen Schnittstelle in alle notwendigen SDRAM-Befehlssignale und führt eine Befehls- und Datenneuanordnung durch.

Hochleistungsfähiger Memory Controller II SDRAM Intel® FPGA IP Core

FPGA IP Grafik

Der hochleistungsfähige Memory Controller II SDRAM Intel FPGA IP Core ist ein Drop-In-Ersatz für den bestehenden SDRAM Controller mit den folgenden neuen verbesserten Funktionen:

  • Viertelraten-Controller
  • 2T-Befehlszeitgebung zur Aufrechterhaltung der Befehlskanalbandbreite
  • Um 50 Prozent höhere Random-Access-Effizienz mit Befehls- und Datenneuanordnung
  • Support für das Herunterfahren und die Selbstaktualisierung
  • Error Correction Code (ECC) mit Teilwort-Schreibvorgängen
  • Dieses IP ist in der IP Base Suite enthalten, die mit Intel® Quartus® Prime Standard und der Pro Edition Software gebündelt ist.

Funktionsmerkmale

  • Support für branchenübliche DDR, DDR2 und DDR3 SDRAM Produkte und Module
  • Beinhaltet Support für registrierte DIMMs
  • Unterstützt eine effiziente Bank-Schachtelung
  • Vorausschauendes Bankenmanagement
  • Frühzeitiges Erteilen von Aktivierungs- und Vorladebefehlen
  • Nach Möglichkeit Verwendung der automatischen Vorladefunktion
  • Lese-/Schreibvorgänge in Reihenfolge (keine Neuanordnung)
  • Bankmanagementarchitektur zur Minimierung der Latenz
  • Lese-/Schreibzugriffe mit automatischem Vorladen
  • Automatischer Abbruch des automatischen Vorladens auf Seitentreffern
  • Avalon Schnittstelle mit Memory Mapping
  • Adapter für native Schnittstelle
  • Avalon Agent Schnittstelle für den Zugriff auf CSR
  • Burst-Größenanpassung für effiziente DRAM-Zugriffe
  • Integrierter Burst-Adapter
  • Kombiniert kurze lokale Transaktionen in Memory-Bursts
  • Teilt lange lokale Transaktionen in Memory-Bursts auf
  • Integrierte Systemschnittstelle mit Viertelrate, Halbrate und Vollrate mit niedriger Latenz
  • Unterstützt eine optionale Halbsystem-Schnittstellengeschwindigkeit
  • Controller wird zur Reduzierung der Latenz im schnelleren Taktbereich aufrechterhalten
  • Flexibles, robustes Design
  • 1, 2, 4 oder 8 Chip-Select-Signale
  • Konfigurierbare Datenbreite einschließlich DQ Strobe (DQS) Lese-Postambel-Steuerungslogik und optionalem Nicht-DWS-Lesemodus für Seitenbanken (Intel Stratix® FPGA Reihe)
  • Automatische oder vom Benutzer gesteuerte Aktualisierung
  • Datenmaskiersignale für Vorgänge mit eingeschränktem Schreibzugriff
  • Schnelle und einfache Implementierung
  • Von IP Toolbench generiertes Einschränkungs-Skript
  • Top-Level-Beispielsdesign wird mit der FPGA IP Funktion als Deliverable bereitgestellt
  • Funktionale IP-Simulationsmodelle werden in Intel FPGA-unterstützten VHDL- und Verilog HDL-Simulatoren verwendet
  • Zur Verwendung mit anwendungsspezifischen Controller in Klartext verfügbar
  • Integrierte Befehls- und Datenneuanordnung zur Verbesserung der Effizienz der Speicherbandbreite
  • Support für das Herunterfahren und die Selbstaktualisierung
  • Gut dokumentierte, benutzerfreundliche Klartext-RTL
  • Platform Designer (vormals Qsys) unterstützt die Aktivierung des Systemebenen-Designs
  • Unterstützt eine Speichergeschwindigkeit von bis zu 933 MHz bei Viertelrate (233-MHz-Controller-Takt)
  • Controller-Latenz von fünf Taktzyklen

Weitere Ressourcen

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