3-Speed-Ethernet Intel® FPGA IP
3-Speed-Ethernet Intel® FPGA IP
Überblick
Der Triple-Speed Ethernet Intel® FPGA IP Core besteht aus einem 10/100/1000 Mbps Ethernet Media Access Control (MAC) und Physical Coding Sublayer (PCS) Intellectual Property (IP). Diese IP-Funktion ermöglicht Intel® FPGAs den Anschluss an ein externes Ethernet-PHY-Gerät, das eine Schnittstelle zum Ethernet-Netzwerk bildet.
Diese IP-Funktion wird im reinen MAC-Modus oder im MAC+PHY-Modus angeboten. Im reinen MAC-Modus verwendet die IP-Funktion einen externen PHY-Chip für die Signalisierung. Die beiden unterstützten Schnittstellen zu den externen PHYs sind: GMII (8-Bit-Schnittstelle bei 125 MHz SDR) und RGMII (4-Bit-Schnittstelle bei 125 MHz DDR).
Im MAC+PHY-Modus wird der PHY mit On-Chip-Transceivern oder LVDS I/O mit Dynamic Phase Alignment (DPA) Logik realisiert, die mit bis zu 1,25 Gbit/s betrieben werden kann. In diesem Fall wird das SGMII- oder 1000Base-X-Protokoll verwendet. Die Verwendung von LVDS I/Os ermöglicht skalierbare Multiport Gigabit Ethernet (GbE)-Systemdesigns und spart serielle Transceiver für Protokolle mit höherer Leistung.
Funktionsmerkmale
- 10/100/1000 Mbps Ethernet IP komplett mit allen notwendigen IP-Modulen
- 10/100/1000 Mbps MAC, PCS und PMA
- Flexible IP-Optionen
- Nur MAC, nur PCS, MAC + PCS, MAC + PCS + PMA, PCS + PMA
- Viele Optionen für verschiedene Anwendungen und Größen, ab 900 Logikelementen (small-MAC)
- Standardbasierte Statistikzähler zur Unterstützung von Simple Network Management Protocol (SNMP) Management Information Base (MIB und MIB-II) und Remote Network Monitoring (RMON)
- Parametrierbare FIFO- oder FIFO-freie MAC-Optionen
- IEEE 1588 v2-Zeitstempelfunktion mit hoher Genauigkeit und Präzision in Hardware IP
- 1-Schritt- und 2-Schritt-Zeitsynchronisierung
- Unterstützt IEEE 1588 v2 PTP-Paketverschlüsselung in IPv4, IPv6 und Ethernet
- Real Time of Day Clock Generator (ToD) IP im Designbeispiel
- Viele externe Ethernet-Schnittstellenoptionen für verschiedene Intel® FPGA Familien
- MII (10/100 Mbit/s), GMII, RGMII und SGMII (10/100/1000 Mbit/s), 1000BASE-X und TBI (1 Gbit/s)
- Management Data I/O (MDIO) für externe PHY-Geräteverwaltung
IP-Status
Status der Bestellung |
In Benutzung |
Bestellcodes |
|
Triple-Speed Ethernet |
IP-TRIETHERNET |
IEEE 1588v2 für Triple-Speed Ethernet |
IP-TRIETHERNETF |
Links zum Thema
Dokumentation
- Referenzdesigns
- Intel® Stratix® 10 FPGA – Referenzdesign
- Intel® Arria® 10 FPGA – Referenzdesign Nr. 1
- Intel® Arria 10 FPGA – Referenzdesign Nr. 2
- Stratix® V FPGA – Referenzdesign
- Intel® MAX® 10 FPGA – Referenzdesign
- AN 440: Beschleunigung von Nios® II-Netzwerkanwendungen (PDF)
- Triple-Speed Ethernet Intel FPGA IP – Benutzerhandbuch (PDF)
† Tests messen die Leistung von Komponenten bei einem bestimmten Test und mit bestimmten Systemen. Unterschiede in der Hardware, der Software oder der Konfiguration des Systems beeinflussen die tatsächliche Leistung. Wer vor dem Kauf die Leistungsfähigkeit bewerten möchte, sollte hierzu andere Informationsquellen heranziehen. Ausführlichere Angaben über die Leistung und Benchmarkergebnisse finden Sie unter www.intel.com/benchmarks. Intel® and Quartus® sind Marken der Intel Corporation oder ihrer Tochtergesellschaften in den USA und/oder anderen Ländern.
Weitere Ressourcen
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Weitere Informationen über das Design von Intel® FPGA IP, einer großen Auswahl an serienmäßigen Kernen, die für Intel® FPGA IP optimiert sind.
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