Quartus® Prime Design Software
Die intuitive und leistungsstarke Designumgebung. Von der Designeingabe und -synthese bis hin zur Optimierung, Überprüfung und Simulation bietet Quartus® Prime Design Software mehr Funktionen auf Geräten mit mehreren Millionen Logikelementen und bietet Entwicklern die ideale Plattform, um Designmöglichkeiten der nächsten Generation zu implementieren.
Alles, was Sie für die Entwicklung von Altera® FPGAs, SoCs und CPLDs benötigen
Sehen Sie sich an, wie Sie mit Quartus Prime Design Software gestalten können.
Neue Funktionen von Version 25.1
Agilex Gerätesupport
- Support für Agilex™ 3 FPGA C-Serie hinzugefügt.
- Zusätzliche Unterstützung für Agilex™ 5 FPGA Geräte.
- Zusätzliche Geräteunterstützung für Agilex™ 7 FPGAs F-, I- und M-Serie.
Verbesserungen
- Leistungssteigerung in Nios V/g-Kern.
- 8 % Flächenreduzierung mit Nios V/c-Kern.
- Ashling RiscFree VS Code-Erweiterung - Entwickeln Sie mit Nios® V in VS Code.
- TinyML Example Design – Fügen Sie FPGA Designs maschinelles Lernen hinzu.
- Linux Reference Designs – Standard- und reguläre Editionen für die Linux-Entwicklung.
- Xen Hypervisor Support – Ausführen virtualisierter FPGA Anwendungen.
- RTOS-Unterstützung – Zephyr und Bare Metal werden jetzt unterstützt; FreeRTOS ist in Kürze verfügbar.
- Verbesserungen des Installationsprogramms – Schnelleres, flexibleres Setup mit paralleler Installation und dynamischer Komponentenauswahl, um die Einrichtungszeit zu verkürzen und den Speicherplatz zu optimieren.
- Streaming Debugging – Hochgeschwindigkeits-Hardware-Debugging mit effizienter Echtzeit-Datenübertragung, konfigurierbar über Signal Tap (STP).
- Quartus Prime Pro 25.1 – Führt native Altera AXI4 Bus Functional Models (BFMs) für verbesserte Simulationsleistung und einfache Integration ein und ermöglicht einen nahtlosen Übergang mit minimalen Änderungen.
- Verbesserte Transceiver-Protokoll-IP-Simulation – Verbesserte Unterstützung für Protokolle wie PCIe, Ethernet, Serial Lite und JESD, mit Beta-Modellen für Ethernet und PCIe in 25.1 und bis zu 50 % schnellerer Simulation und Verifizierung.
Weitere Funktionen und Verbesserungen
- Containerisierte Images für Quartus Prime Design Suite (QPDS): Erhältlich über Docker Hub für einfachere Bereitstellung und Cloud-Kompatibilität.
- Verbesserungen bei der statischen Timing-Analyse – Intelligenterer Designabschluss mit klarerer Fehlerkategorisierung, eine neue Zusammenfassung, die Timing- und Design Assistant-Ergebnisse trennt, Unterstützung für relative SDC-Dateipfade zur Verbesserung der Portabilität und feinkörnige MTBF-Steuerungen über die Abstimmung der Umschaltrate.
- Verbesserungen der RAM-Inferenz – Verbesserte Syntheseunterstützung, einschließlich automatischer Inferenz von einfachem Quad-Port-RAM und voller Unterstützung für Byte-Aktivierungskonfigurationen (5, 8, 9 und 10 Bit), die eine präzise Steuerung zum Schreiben einzelner Bytes in ein Wort ermöglichen.
- Die Node-Finder-Suchfilter wurden um verschiedene Schnittstellentypen für schnellere Suchanfragen erweitert.
Neues in FPGA AI Suite Version 25.1
Geräte- und Entwicklungsplattform-Support:
- Agilex™ 3 Beta Support
- Generieren Sie eine Inferenz-IP aus FPGA AI Suite mit Agilex™ 5 als Zielgerät in der arch-Konfigurationsdatei.
- Beispiel für Designunterstützung im Agilex™ 5 FPGA E-Reihe 065B Modular Development Kit.
- SOC-Beispieldesign mit ARM als Host.
- Beispieldesign für hostloses JTAG-Anhängen.
- Der Support ist auf 2 Jahre für Quartus Prime Pro-Versionen beschränkt.
Funktionen und Verbesserungen der FPGA AI Suite
- Neue Layout-Transformation, integriert mit KI-Inferenz-IP – unterstützt Falt- und Laufzeitkonfigurierbarkeit.
- Der Leistungsschätzer berücksichtigt die Eingaben des Benutzers zur verfügbaren externen Speicherbandbreite.
- Bisher ging der Leistungsschätzer von einer Speicherbandbreite aus, die vom Benutzer nicht angepasst werden konnte.
- Nützlich für Benutzer, die für kleinere Geräte wie Agilex 5/3 entwickeln, die möglicherweise eine begrenzte Speicherbandbreite haben.
- FPGA AI Suite 25.1 wird auf OpenVINO 2024.6 umgestellt.
KI-Modelle, Tools und Branding-Updates
- Unterstützung des YoloV7-Modells.
- Identifiziert und lokalisiert Objekte in einem Bild oder Video mit hoher Genauigkeit und Geschwindigkeit. Wird in der industriellen Qualitätskontrolle, Überwachung, Robotik usw. verwendet.
- Altera Umbenennung.
- RPM- und DEB-Pakete sind jetzt "altera-fpga-ai-suite-<version>".
- Die AI Suite installiert sich nun in "/opt/altera" statt in "/opt/intel".
Was ist neu für FPGA IP in Version 25.1
Wir stellen vor: Agilex™ 3 IPs
- Flexible I/O-Unterstützung mit Hochspannungs-Hochgeschwindigkeitsschnittstellen - MIPI D-PHY, 1,25 Gbit/s LVDS.
- Robuste Datenübertragungsfunktionen - 12,5-Gbit/s-Transceiver, PCIe 3.0 und 10GE + 1GE MAC-Hard-IPs mit niedriger Latenz.
- Verwalten Sie Datenübertragungen zwischen nicht zusammenhängenden Speicherstandorten ohne CPU-Overhead mit sSGDMA IP.
- Hochgeschwindigkeits-Datenübertragung mit geringer Latenz für verschiedene Anwendungen mit SerialLite IV.
- Präzise Timing-Synchronisation zwischen Netzwerkgeräten mit TSE-1588-Unterstützung.
- Kosteneffektive Speicherunterstützung mit LPDDR4 bis zu 2133 Mbit/s.
- Nahtlose Integration mit ARM Cortex-Prozessoren unter Verwendung von HPS EMIF.
- Robuste Synchronisierungsfunktionen für mehrere Datenkonverter mit 12,5-Gbit/s-JESD204B.
- Umfassendes Debugging und Testen von Transceiver-Links mit dem Transceiver Toolkit.
- Hochauflösende Bild- und Videoverarbeitung mit der Video and Vision Processing (VVP) IP-Suite.
Agilex™ 5 IP-Aktualisierungen
- Wir stellen vor: LTPI: Das Protokoll der nächsten Generation für DC-SCM 2.0, das eine höhere Bandbreite und Skalierbarkeit für nahtloses Signaltunneling mit niedriger Geschwindigkeit bietet.
- Echtzeitanpassungen mehrerer Konfigurationen mit dynamischer Rekonfiguration - PMA-D.
- Multi-Channel Direct Memory Access (MCDMA) für PCIe 3.0/4.0 x2/x4 unterstützt sowohl RP als auch EP.
- Deterministische Kommunikation mit geringer Latenz mit Ethernet TSN @ 10M/100M/1/2,5 G + SGMI.
- Interlaken @ 12,5 Gbit/s pro serieller Lane, eingeführt in der Agilex 5 D-Serie.
- JESD204B bis zu 17,16 Gbit/s mit UTK-Unterstützung.
- JESD204C Protokoll im Dual-Simplex-Modus enthalten.
Weitere Ressourcen
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Häufig gestellte Fragen zu Quartus® Prime Design Software
Quartus® Prime Software bietet eine schnelle Möglichkeit, Altera® FPGA-, SoC- und CPLD-Designs in die Realität umzusetzen. Sie bietet Tools und Funktionen, die für jeden Schritt von der Designeingabe und -synthese bis hin zur Optimierung, Überprüfung und Simulation erforderlich sind. Weitere Informationen finden Sie im Quartus Prime Software Prospekt.
Die Quartus® Prime Pro Edition Software und die Standard Edition Software erfordern eine kostenpflichtige Lizenz, aber die Lite Edition ist lizenzfrei. Ein Fixed-Node-Abonnement unterstützt den Zugriff auf die Pro Edition und Standard Edition sowie die Questa*-Altera® FPGA Edition mit einem Jahr Wartung. Um eine Lizenz zu erhalten, gehen Sie zu unserem FPGA Licensing Support Center.
Wenn Sie bereit sind, eine Lizenz zu erwerben oder erweiterte FPGA- und SoC-Funktionen wie die Unterstützung für Agilex™, Stratix® 10, Arria® 10 und Cyclone® 10 LP-Gerätefamilien benötigen, erwerben Sie zunächst eine kostenpflichtige Lizenz von unserem FPGA Licensing Support Center.
Um mit der kostenlosen Version von Quartus® Prime Lite Edition Software zu beginnen oder eine lizenzierte Version herunterzuladen, navigieren Sie zu Quartus Prime Software-Downloads.