Quartus® Prime Design Software
Die intuitive und leistungsstarke Designumgebung. Von der Designeingabe und -synthese bis hin zur Optimierung, Überprüfung und Simulation bietet Quartus® Prime Design Software mehr Funktionen auf Geräten mit mehreren Millionen Logikelementen und bietet Entwicklern die ideale Plattform, um Designmöglichkeiten der nächsten Generation zu implementieren.
Platform Designer
Platform Designer ist ein Systemintegrationstool in Intel® Quartus® Prime Software, das automatisch Verbindungslogik generiert, um IP-Funktionen und Subsysteme zu verbinden, was im FPGA-Designprozess viel Zeit und Arbeit spart.
Blockbasiertes Design
Entwerfen, implementieren und verifizieren Sie Kern- oder Peripherie-Blöcke einmalig und verwenden Sie diese Blöcke dann mehrmals in verschiedenen Projekten, die dasselbe Bauelement verwenden.
Partielle Neukonfiguration
Konfigurieren Sie einen Teil des FPGA dynamisch neu, während das verbleibende FPGA-Design weiter funktioniert.
Design Partitionsplaner
Eine Design-Partition ist eine logische, benannte, hierarchische Grenze, die Sie einer Instanz in Ihrem Design zuweisen können. Durch die Definition einer Design-Partition können Sie die Kompilierungsergebnisse für einzelne Blöcke optimieren und sichern.
Chipplaner
Chip Planner vereinfacht die Grundrissplanung, indem es Ihnen ermöglicht, die Designlogik innerhalb einer visuellen Anzeige der FPGA-Chip-Ressourcen anzuzeigen und zu beschränken. Sie können den Chip-Planner verwenden, um die Logikplatzierung, Verbindungen und Routing-Pfade nach der Ausführung des Fitter anzuzeigen und zu ändern.
Schnittstellenplaner
Der Interface Planner untersucht die Peripheriearchitektur eines Geräts und weist Schnittstellen effizient zu. Der Interface Planner verhindert unzulässige Pin-Zuweisungen, indem er Fitter- und Legalitätsprüfungen in Echtzeit durchführt.
Logiksperrbereiche
Eine Logic-Lock-Region ist eine leistungsstarke Art der Logikplatzierungs- und Routingbeschränkung. Sie können jede beliebige Region mit physischen Ressourcen auf dem Zielgerät als Logic-Lock-Region definieren und der Region dann Design-Knoten und andere Eigenschaften zuweisen.
Multiprozessor-Support (schnellere Kompilierungszeit)
Die Verwendung von Multiprozessoren für die Kompilierung kann je nach Anzahl verwendeter Kerne zu schnelleren Kompilierungszeiten führen.
IP Base Suite
Intel bietet vollständige Produktionslizenzen für einige seiner beliebten IP-Cores (Intellectual Property) in der Altera® FPGA IP Base Suite, die mit Quartus® Prime Software und Quartus Prime Pro Edition Software kostenlos ist.
Fitter (Platz und Route)
Der Fitter des Compilers führt Design-Platzierung und -Routing durch. Während der Platzierung und des Routings bestimmt der Fitter die beste Platzierung und das beste Routing der Logik im Ziel-FPGA-Bauelement.
Retiming registrieren
Register Retiming kann Registerketten ausgleichen, indem es ALM-Register in Hyper-Register in der Routing-Fabric umdisponiert.
Zeitablaufanalysator (Timing Analyzer)
Der Timing Analyzer ist ein leistungsstarkes Timing-Analysetool im ASIC-Stil, das die Timing-Leistung der gesamten Logik in Ihrem Design mit einer dem Branchenstandard entsprechenden Methodik für Beschränkungen, Analysen und Berichte validiert.
Design Space Explorer II
Mit dem Tool Design Space Explorer II können Sie optimale Projekteinstellungen für Ressourcen-, Leistungs- oder Energieoptimierungsziele finden.
Energieanalyse
Zu den Funktionen für die Energieanalyse gehören frühe Energieschätzungen, Altera® FPGA Power and Thermal Calculator und der Energie-Analysator, damit Sie den Stromverbrauch gut abschätzen können.
Signal-Tap-Logikanalysator
Der Signal Tap-Logikanalysator erfasst und zeigt das Echtzeit-Signalverhalten in einem FPGA Design an, sodass Sie das Verhalten interner Signale während des normalen Gerätebetriebs untersuchen und debuggen können, ohne dass zusätzliche E/A-Pins oder externe Laborgeräte erforderlich sind.
Transceiver-Toolkit
Das Transceiver Toolkit verwendet die System Console-Technologie, um FPGA- und Board-Designern zu helfen, die Signalintegrität der Transceiver-Links in Echtzeit in einem System zu validieren und die Board-Up-Zeit zu verbessern.
Questa*-Intel® FPGA Edition Software
Die Software-Editionen Questa*-Intel® FPGA und Questa*-Intel® FPGA Starter sind eine Version der Siemens EDA Questa* Core Software, die für Altera® FPGAs Geräte ausgelegt ist.
Intel® Advanced Link Analyzer Tool
Der Intel® Advanced Link Analyzer ist ein hochmodernes Jitter/Rausch-Eye-Link-Analyse-Tool, mit dem Sie die Leistung serieller Hochgeschwindigkeits-Links schnell und einfach bewerten können.
Intel® HLS Compiler
Der Intel® HLS Compiler ist ein HLS-Tool (High-Level Synthesis), das C++ ohne Zeitzählung als Eingabe aufnimmt und RTL-Code (Register Transfer Level) in Produktionsqualität generiert, der für Altera® FPGAs optimiert ist.
DSP Builder für Altera® FPGAs
DSP Builder ist ein Design-Tool für digitale Signalverarbeitung, das die Generierung von DSP-Algorithmen in Hardware Description Language direkt aus der MathWorks Simulink-Umgebung auf Altera® FPGAs ermöglicht.
Nios® Soft Prozessoren für Altera® FPGAs
Die Nios® Soft-Prozessoren werden speziell für Altera® FPGAs entwickelt. Die Soft-Prozessorreihe eignet sich für eine Vielzahl von Embedded-Computing-Anwendungen, von der digitalen Signalverarbeitung bis zur Systemsteuerung.
Die Altera® SoC FPGA Embedded Development Suite (EDS)
Die Altera® SoC FPGA EDS ist eine umfassende Tool-Suite für die Embedded-Software-Entwicklung auf Altera® SoC FPGAs. Es umfasst Entwicklungstools, Hilfsprogramme, Runtime-Software und Anwendungsbeispiele.