Multi-Rate Ethernet PHY FPGA IP
Der Multi-Rate Ethernet PHY FPGA IP Core kann gemäß dem IEEE 802.3 Ethernet-Standard dynamisch verschiedene Datenraten von 10 M bis 10 GbE unterstützen, ohne dass Designs oder Geräte neu eingerichtet werden müssen. Diese IP ermöglicht eine dynamische Neukonfiguration aller Ethernet-Raten von 10M, 100M, 1G, 2,5G, 5G und 10G. Es übernimmt die Frame-Kapselung und den Datenfluss zwischen einer Client-Logik und einem Ethernet-Netzwerk über PCS und PMA (PHY).
Architektur der Konfiguration 10M/100M/1G/2.5G/5G/10G (USXGMII)
- Datenpfad-Client-Schnittstelle:
- 10M/100M/1G/2.5G/5G/10G (USXGMII) – XGMII, 32 Bit
- Verwaltungsschnittstelle:
- Avalon® Speicherzuordnungsschnittstelle für die PHY-Verwaltung
- Datapath Ethernet-Schnittstelle:
- 10M/100M/1G/2.5G/5G/10G (USXGMII) – Einzelne serielle Verbindung mit 10,3125 Gbit/s
Funktionsmerkmale
- Implementiert das Ethernet-Protokoll wie in Abschnitt 36 des IEEE 802.3 2005-Standards definiert.
- Besteht aus einer Physical Coding Sublayer (PCS) Funktion und einem eingebetteten Physical Medium Attachment (PMA).
- Dynamisch umschaltbare PHY Betriebsgeschwindigkeit.
- Betriebsmodi 1G/2.5G, 2.5G, 10M/100M/1G/2.5G, 1G/2.5G/10G (MGBASE-T), 10M/100M/1G/2.5G/5G/10G (USXGMII), 10M, 100M, 1G, 2.5G, 10G (MGBASE-T)
- Benutzer, die Copper-PHY Kapazität für USXGMII benötigen: Für MGBASE-T-Modi muss ein externer PHY Chip verwendet werden.
Benutzerhandbücher
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