XAUI PHY Intel® FPGA IP
Mit dem XAUI PHY Intel® FPGA IP Kern können Sie auf einfache Weise Systeme mit einer 10G Ethernet-Verbindung mit sehr hohem Durchsatz aufbauen. Dieser XAUI PHY zusammen mit einem 10GbE Media Access Control (MAC) IP Kern ermöglicht einem Intel® FPGA die Anbindung an ein 10GbE-Netzwerk über eine Vielzahl von externen Geräten, einschließlich eines 10GbE PHY-Geräts oder eines optischen Transceiver-Moduls.
XAUI PHY Intel® FPGA IP
Sie können den XAUI PHY in Hardsilicon in 65-nm- und 40-nm-FPGAs von Intel mit Serial Transceivern implementieren, die schneller als 3 Gbit/s sind. Die PHY Management-Funktionen werden in Soft IP implementiert. In Intel 20 nm FPGA Familien und darüber hinaus kann ein XAUI PHY in Soft IP implementiert werden.
Funktionsmerkmale
- Komplette 10G-Ethernet (XAUI) PHY Lösung für 4 serielle externe Schnittstellen mit 3,125 Gbit/s
- PHY bestehend aus 10GBASE-X Physical Coding Sublayer (PCS), Physical Medium Attachment (PMA), XGMII Extender Sublayer (XGXS), 10G Ethernet (XAUI) und PHY Management-Funktionen
- Direkte Schnittstelle mit Intel® FPGA 10GbE MAC für eine Komplettlösung
- Direkte Standardverbindung XAUI PHY (4x 3,125 Gbit/s) für Chip-to-Chip-, Chip-to-Optical-Module-, Chip-to-PHY-Gerät-, Backplane- und kurze Kabelanwendungen
- PHY und Soft-XAUI-PCS werden bei vielen FPGA-Bauelementreihen unterstützt, darunter: Stratix® IV, Stratix® V, Arria® V und Arria® 10 FPGAs mit seriellen Transceivern
- Unterstützung für Dynamic Partial Reconfigurable I/O (DPRIO) bei Serial Transceivern, um während des Betriebs eine Anpassung an verschiedene XAUI Kanaleigenschaften und -Geräte zu ermöglichen
- Implementieren der standardmäßigen Ethernet XAUI PHY Funktionen: Daten- und Steuerbits 8b/10b-Codierung/Decodierung und Synchronisierung pro Lane, Datenserialisierung/Deserialisierung (SERDES) zu und von 4x 3,125 Gbit/s Leitung, Empfänger mit Vier-Daten-Lane-Abstimmung, Deskew und Ausrichtung von vier Lanes, Abgleich der Empfängerrate zur Taktfrequenzkompensation
- Lokaler serieller Loopback vom Sender zum Empfänger am Serial Transceiver des Bauelements für Selbsttests
- Leistungsstarke interne Systemschnittstellen
- Intel® FPGA Avalon® Streaming (Avalon-ST) SDR XGMII, 72-Bit bei 156,25 Mbit/s für die Datenübertragung
- Intel® FPGA Avalon® Memory-Mapped (Avalon-MM) 32 bit für Agentenmanagement
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