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  • Markenbezeichnung: Core i9
  • Dokumentennummer: 123456
  • Code Name: Emerald Rapids
  • Spezielle Operatoren: "Ice Lake", Ice AND Lake, Ice OR Lake, Ice*

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  5. XAUI PHY Intel® FPGA IP

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XAUI PHY Intel® FPGA IP

Mit dem XAUI PHY Intel® FPGA IP Kern können Sie auf einfache Weise Systeme mit einer 10G Ethernet-Verbindung mit sehr hohem Durchsatz aufbauen. Dieser XAUI PHY zusammen mit einem 10GbE Media Access Control (MAC) IP Kern ermöglicht einem Intel® FPGA die Anbindung an ein 10GbE-Netzwerk über eine Vielzahl von externen Geräten, einschließlich eines 10GbE PHY-Geräts oder eines optischen Transceiver-Moduls.

V-Series Transceiver PHY IP Kern Benutzerhandbuch lesen ›

Arria® 10 Transceiver PHY Benutzerhandbuch lesen ›

XAUI PHY Intel® FPGA IP

Sie können den XAUI PHY in Hardsilicon in 65-nm- und 40-nm-FPGAs von Intel mit Serial Transceivern implementieren, die schneller als 3 Gbit/s sind. Die PHY Management-Funktionen werden in Soft IP implementiert. In Intel 20 nm FPGA Familien und darüber hinaus kann ein XAUI PHY in Soft IP implementiert werden.

Funktionsmerkmale

  • Komplette 10G-Ethernet (XAUI) PHY Lösung für 4 serielle externe Schnittstellen mit 3,125 Gbit/s
  • PHY bestehend aus 10GBASE-X Physical Coding Sublayer (PCS), Physical Medium Attachment (PMA), XGMII Extender Sublayer (XGXS), 10G Ethernet (XAUI) und PHY Management-Funktionen
  • Direkte Schnittstelle mit Intel® FPGA 10GbE MAC für eine Komplettlösung
  • Direkte Standardverbindung XAUI PHY (4x 3,125 Gbit/s) für Chip-to-Chip-, Chip-to-Optical-Module-, Chip-to-PHY-Gerät-, Backplane- und kurze Kabelanwendungen
  • PHY und Soft-XAUI-PCS werden bei vielen FPGA-Bauelementreihen unterstützt, darunter: Stratix® IV, Stratix® V, Arria® V und Arria® 10 FPGAs mit seriellen Transceivern
  • Unterstützung für Dynamic Partial Reconfigurable I/O (DPRIO) bei Serial Transceivern, um während des Betriebs eine Anpassung an verschiedene XAUI Kanaleigenschaften und -Geräte zu ermöglichen
  • Implementieren der standardmäßigen Ethernet XAUI PHY Funktionen: Daten- und Steuerbits 8b/10b-Codierung/Decodierung und Synchronisierung pro Lane, Datenserialisierung/Deserialisierung (SERDES) zu und von 4x 3,125 Gbit/s Leitung, Empfänger mit Vier-Daten-Lane-Abstimmung, Deskew und Ausrichtung von vier Lanes, Abgleich der Empfängerrate zur Taktfrequenzkompensation
  • Lokaler serieller Loopback vom Sender zum Empfänger am Serial Transceiver des Bauelements für Selbsttests
  • Leistungsstarke interne Systemschnittstellen
  • Intel® FPGA Avalon® Streaming (Avalon-ST) SDR XGMII, 72-Bit bei 156,25 Mbit/s für die Datenübertragung
  • Intel® FPGA Avalon® Memory-Mapped (Avalon-MM) 32 bit für Agentenmanagement

Links zum Thema

Dokumentation

  • V-Series Transceiver PHY IP Core Benutzerhandbuch
  • Benutzerhandbuch für Intel® Arria® 10 Transceiver PHY
  • Versionshinweise für Intel® FPGA-IP

Geräteunterstützung

  • Intel® FPGA IP für Ethernet Supportcenter
  • Intel® Arria® 10 FPGAs
  • Stratix® V FPGAs
  • Arria® V FPGAs
  • Cyclone® V FPGAs
  • Stratix® II FPGAs
  • Arria® II FPGAs
  • Stratix® IV FPGAs
  • Cyclone® IV FPGAs

Weitere Ressourcen

IP finden

Finden Sie den richtigen Altera® FPGA IP-Core für Ihre Anforderungen.

Technischer Support

Für technischen Support zu diesem IP-Core besuchen Sie bitte Support-Ressourcen oder Intel® Premium-Support. Außerdem können Sie in dieser Funktion im Wissenscenter und in den Communities nach verwandten Themen suchen.

IP-Evaluierung und -Kauf

Bewertungsmodus und Informationen für den Kauf von Altera® FPGA IP-Cores.

IP Base Suite

Kostenlose Lizenzen für Altera® FPGA IP-Cores mit einer aktiven Lizenz für Quartus® Prime Standard oder Pro Edition Software.

Designbeispiele

Designbeispiele und Referenzdesigns für Altera® FPGA-Geräte herunterladen.

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Kontaktieren Sie den Vertrieb, wenn Sie Anforderungen an die Entwicklung und Beschleunigung von Altera® FPGA-Produkten haben.

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