Ein-Port-Dreifachgeschwindigkeits-Ethernet-On-Board-PHY-Chip-Referenzdesign

Empfohlen für

  • Gerät: Stratix® IV GX

  • Gerät: Arria® II GX

  • Quartus®: Unbekannt

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Übersicht

Das integrierte PHY-Chip-Datenweg-Referenzdesign mit einem Port und drei Geschwindigkeiten bietet eine einfache und schnelle Möglichkeit, Ihr eigenes Ethernet-basiertes Design in einer Intel® FPGA zu implementieren. Das Referenzdesign beobachtet auch den Live-Netzwerkverkehr, der über ein Loop-Back-Ethernet-Kabel oder einen Gbit/s-Ethernet-Switch strömt. Dieses Design hilft Ihnen auch, Ihren Ethernet-basierten Systembetrieb mit einer von der Intel University of New Papua (UNH) verifizierten Dreifachgeschwindigkeits-Ethernet-Funktion und einem standardmäßigen handelsüblichen Ethernet-PHY-Gerät zu überprüfen. Mit diesem Design können Sie Ihr eigenes Ethernet-System mit geringem Risiko und minimalem Aufwand erstellen.

Das Referenzdesign wurde mit Intel® Qsys unter Verwendung einer Instanz der Triple-Speed Ethernet MegaCore-Funktion® in einem Stratix® IV GX oder Arria® II GX FPGA mit integrierten Marvell 88E111 PHY-Chips entwickelt. Dieses Referenzdesign zeigt den Betrieb der Dreifachgeschwindigkeits-Ethernet-MegaCore-Funktion® bis zur maximalen Leistung bei Kabelgeschwindigkeit in der loop-back-Hardwarekonfiguration.

Funktionen

  • Erfordern Sie für einen vollständigen Test minimale Hardware.
  • Implementieren Sie eine Instanz des geistigen Eigentums (IP)-Kerns (Triple-Speed Ethernet) und unterstützen Sie 10/100/1000-Megabit/s-Ethernet-Operationen (Mbit/s) in den folgenden Modi:
    • RGMII-Modus auf dem Arria® II GX-Design
    • SGMII-Modus mit automatischer Absprache über das Stratix®-IV-GX-Design
  • Unterstützen Sie programmierbare Testparameter wie Anzahl der Pakete, Paketlänge, MAC-Adressen (Source and Destination Media Access Control) und Payload-Datentyp.
  • Unterstützen Sie Tests mit sequentiellen zufälligen Bursts, wodurch die Konfiguration jedes Bursts für die Anzahl der Pakete, den Nutzdatentyp und die Nutzlastgröße ermöglicht wird. Ein PRBS-Generator generiert den Nutzdatentyp in festen, inkrementellen Werten oder in einer zufälligen Sequenz.
  • Demonstrieren Sie die Übertragung und den Empfang von Ethernet-Paketen über den internen Loopback-Pfad mit maximal theoretischen Datenraten ohne Fehler.
  • Schließen Sie Unterstützung für Durchsatzstatistiken ein.
  • Unterstützt die Benutzeroberfläche der Systemkonsole. Mit dieser Benutzeroberfläche, die auf Tcl basiert, können Sie die Referenzdesigns dynamisch konfigurieren, debuggen und testen.

Demonstrierte Intel® Technik

  • Stratix® IV GX-FPGAs
  • Arria II® GX-FPGAs
  • MegaCore-Funktion® für Dreifach-Speed-Ethernet
  • Plattform-Designer
  • Avalon®-System-Interconnect-Fabric

Abbildung 1. Ein-Port-Dreifachgeschwindigkeits-Ethernet-On-Board-PHY-Chip-Referenzdesign

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