PCI-Express-Referenzdesigns und Anwendungshinweise

Empfohlen für:

  • Gerät: Viele

  • Quartus®: Unbekannt

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PCIE und Intel Technik

Das PCI-Express*-Protokoll (PCIe*) ist ein leistungsstarkes, skalierbares und funktionsstarkes serielles Protokoll mit Datenübertragungsraten von 2,5 Gigatransfers pro Sekunde (GT/s) bis 16,0 GT/s und darüber hinaus. Intel bietet eine einzigartige Kombination aus gehärteter und softer IP, um überlegene Leistung und Flexibilität für eine optimale Integration zu bieten.

Funktionen

Intel FPGA Intellectual Property (IP) für PCI Express wird weiterhin skaliert, da die PCI-SIG-Organisation die Spezifikationen der nächsten Generation liefert. Intel ist seit 1992 Mitglied der PCI-SIG. Mit jeder neuen Generation von Halbleitern nimmt Intel weiterhin an PCI-SIG Compliance-Workshops teil, um Interoperabilität und Konformität mit den aktuellen Industriestandards zu gewährleisten.

Intel bietet FPGA IP-Funktionsbasierte PCI-Express-IP-Lösungen an, die dem Platform Designer entsprechen.

P-Tile PCIe Hard IP hat das PCI-SIG Compliance-Testevent im August 19 erfolgreich bestanden. Die auf der Website der PCI-SIG Integratoren veröffentlichtenErgebnisse .

PCIe* Funktionen für P-Tile Hard IP:

  • Komplette Protokollstapel, einschließlich Transaktion, Datenlink und physischen Ebenen, die als hard IP implementiert sind
  • Unterstützt nativ bis zu Gen4x16 für Endpunkt- und Root-Port-Modi
  • Port-Verzweigungsfunktionen: vier x4s-Root-Port, zwei x8s-Endpunkt
  • Unterstützt den TLP-Bypass-Modus sowohl im Upstream- als auch im Upstream-Modus
  • Unterstützt bis zu 512B maximale Nutzlast
  • 10-Bit-Tag-Unterstützung für x16-Controller nur mit maximal 512 herausragenden NPRs
  • SeparatesClk mit unabhängigem Spread-Spectrum-Clocking (SRIS)
    • SeparatesClk ohne Spread Spectrum Clocking (SRNS)
    • GemeinsameClk-Architektur
  • Erweiterte PCI Express-Fehlerberichterstattung (nur PF)
  • Unterstützt nur D0- und D3-PCIe-Energiezustände
  • Lane-Margining am Empfänger
  • Retimer-Präsenzerkennung

Multifunktions- und Virtualisierungsfunktionen:

  • SR-IOV-Unterstützung (8 PFs, 2K VFs pro Endgerät)
  • Unterstützung von TIO über die Configuration Intercept Interface
  • Skalierbare I/O- und Shared Virtual Memory (SVM)-Unterstützung (Zukunft)
  • Zugriffssteuerungsdienst (Access Control Service, ACS)
  • Alternative Routing-ID-Interpretation (ARI)
  • Function Level Reset (FLR)
  • TLP-Verarbeitungshinweis (TPH)
  • Adressübersetzungsdienste (Address Translation Services, ATS)
  • Prozess-Adressraum-ID (Ascii-Id)

Funktionen der Benutzeroberfläche:

  • benutzerseitig Avalon® Streaming (Avalon-ST) /Avalon Speicher-mapped (Avalon-MM)
  • Benutzeroberfläche der Paketschnittstelle mit separatem Header, Daten und Präfix
  • Die Benutzerpaket-Schnittstelle kann in jedem beliebigen Zyklus bis zu zwei TLPs verarbeiten (nur x16-Modus)
  • Bis zu 512 nicht veröffentlichte Anfragen (nur x16 Kerne)
  • Bis zu 256 nicht veröffentlichte Anfragen (x8 und x4 Kerne)
  • Unterstützt autonomen Hard-IP-Modus
    • Dieser Modus ermöglicht es der PCIe Hard IP, mit dem Host zu kommunizieren, bevor die FPGA Konfiguration und der Einstieg in den Benutzermodus abgeschlossen sind.
  • FPGA Kernkonfiguration über PCIe-Link (CVP Init und CVP Update)

IP-Debug-Funktionen:

  • Debugging-Toolkit, einschließlich der folgenden Funktionen:
    • Protokoll- und Linkstatusinformationen
    • Grundlegende und fortschrittliche Debugging-Funktionen, einschließlich PMA-Registerzugriff und Eye-Viewing-Funktion.

Treiberunterstützung:

  • Linux*/Windows* Gerätetreiber

Tabelle 1. Geräteunterstützung und Anzahl der gehärteten PCI Express IP-Blocks

Anzahl der gehärteten PCI Express* IP-Blocks der Gerätereihe

PCI-Express-Link-Geschwindigkeit

Gen1

(2,5 GT/s)

PCI-Express-Link-Geschwindigkeit

Gen2

(5,0 GT/s)

PCI-Express-Link

Geschwindigkeit Gen3

(5,0 GT/s)

PCI-Express-Link

Geschwindigkeit Gen4

(5,0 GT/s)

PCI-Express-Link-Geschwindigkeit

Gen5

(5,0 GT/s)

Intel® Agilex™ 1 bis 3 pro Gerät
Intel® Stratix® 10 1 bis 4 pro Gerät
Intel® Arria® 10 1 bis 4 pro Gerät
Intel® Cyclone® 10 1 pro Gerät
Stratix® V 1 bis 4 pro Gerät
Arria® V 1 oder 2 pro Gerät
Intel® Cyclone® 10 GX 1 pro Gerät
Cyclone®-V-GT 2 pro Gerät
Cyclone® V GX 1 oder 2 pro Gerät
Stratix® IV 2 bis 4 pro Gerät
Cyclone® IV GX 1 pro Gerät
Arria® II GZ 1 pro Gerät
Arria® II GX 1 pro Gerät

Tabelle 2. Gerätekonfigurationen und -funktionsmerkmale – Support

Schnittstellentyp

Avalon®-ST

Avalon-MM-Technik

Avalon-MM mit DMA

SR-IOV

CvP / PRoP

Gerät/Konfiguration

Intel® Agilex™

Endpunkt

Root-Port

Bis zu Gen4 x16

Bis zu Gen4 x16

Bis zu Gen4 x16

Bis zu Gen4 x16

Bis zu Gen4 x16

-

Verfügbar

-

Bis zu Gen4 x16: CvP Init

-

Intel® Stratix® 10

Endpunkt

Root-Port

Bis zu Gen4 x16

Bis zu Gen4 x16

Bis zu Gen4 x16

Bis zu Gen4 x16

Bis zu Gen4 x16

-

Verfügbar

-

Bis zu Gen4 x16: CvP Init

-

Intel® Arria® 10

Endpunkt

Root-Port

Bis zu Gen3 x8

Bis zu Gen3 x8

Bis zu Gen3 x4

Bis zu Gen3 x4

1. Generation x8, Gen2 x4, 2. Gen. x8, Gen3 x2, Gen3 x4, Gen3 x8

-

Verfügbar

-

Bis zu Gen3 x8: CvP und PRoP

-

Intel® Cyclone® 10 GX

Endpunkt

Root-Port

Bis zu Gen2 x4

Bis zu Gen2 x4

Bis zu Gen2 x4

Bis zu Gen2 x4

2. Generation x4

-

-

-

Bis zu Gen2 x4: CvP und PRoP

-

Stratix® V

Endpunkt

Root-Port

Bis zu Gen3 x8

Bis zu Gen3 x8

Bis zu Gen3 x4

Bis zu Gen3 x4

1. Generation x8, 2. Generation x4, 2. Generation x8

Gen3 x2, Gen3 x4, Gen3 x8

-

Verfügbar

-

Gen1: CvP Init und CvP Update

Gen2: CvP Init und CvP Update

-

Arria® V GZ

Endpunkt

Root-Port

Bis zu Gen3 x8

Bis zu Gen3 x8

Bis zu Gen3 x4

Bis zu Gen3 x4

1. Generation x8, 2. Generation x4, 2. Generation x8

Gen3 x2, Gen3 x4, Gen3 x8

-

-

-

Gen1: CvP Init und CvP Update

Gen2: CvP Init und CvP Update

-

Arria® V

Endpunkt

Root-Port

Bis zu 1 x8 und 2. Generation x4

Bis zu 1 x8 und 2. Generation x4

Bis zu Gen1 x8 und

Gen1: CvP Init und CvP Update

Bis zu Gen1 x8 und

2. Generation x4 (Nein x2)

1. Generation x8, 2. Generation x4

-

-

-

Bis zu 1 x8 und 2. Generation x4

Gen2: CvP Init

-

Cyclone® V

Endpunkt

Root-Port

Bis zu Gen2 x4

Bis zu Gen2 x4

Bis zu Gen2 x4 (keine x2)

Bis zu Gen2 x4 (keine x2)

2. Generation x4

-

-

-

Bis zu Gen2 x4

Gen1: CvP Init und CvP Update

Gen2: CvP Init

-

  • CvP – Konfiguration über Protokoll
  • PRoP – Teilweise Neukonfiguration über PCI Express
  • SR-IOV – Single-Root-I/O-Virtualisierung
  • DMA – Direktspeicherzugriff

METRIK DER IP-Qualität

Grundlagen
Jahr DER IP wurde erstmals veröffentlicht 2005
Neueste Version von Intel® Quartus® Prime Software unterstützt 20.2
Status Produktion
Lieferumfang

Die Leistung des Kunden umfasst Folgendes:

Designdatei (verschlüsselter Quellcode oder Postsynthese-Netliste)

Timing- und/oder Layoutbeschränkungen

Dokumentation mit Revisionskontrolle

Y für alle, mit Ausnahme der Bereitstellung von Readme-Dateien
Alle zusätzlichen, mit IP gelieferten Leistungen des Kunden Testbench und Designbeispiele
Gui für die Parameterisierung, mit der der Endbenutzer die IP konfigurieren kann Y
IP-Kern ist für Intel® FPGA IP Evaluation Mode-Support aktiviert Y
Quellensprache Verilog
Testbench-Sprache Verilog
Bereitgestellte Softwaretreiber Y
Treiber-BS-Support Linux/Windows
Umsetzung
Benutzeroberfläche Streaming Avalon®, Avalon Speicher zugeordnet
IP-XACT-Metadaten N
Überprüfung
Unterstützte Simulatoren NCSim, ModelSim, VCS
Hardwarevalidiert Intel® Arria® 10, Intel® Stratix® 10
Durchgeführte Compliance-Tests nach Branchenstandard Y
Wenn ja, welche Tests? PCI-SIG
Wenn ja, auf welchem Intel FPGA Gerät(en)? Intel Stratix 10 GX L-Tile, Intel Stratix 10 GX H-Tile, Intel Stratix 10 DX P-Tile
Wenn Ja, Datum durchgeführt Aug 2019 (Intel Stratix 10 FPGA P-Tile)
Wenn nein, ist dies geplant? N/A
Interoperabilität
IP hat Interoperabilitätstests unterzogen Y
Wenn ja, auf welchem Intel FPGA Gerät(en) Intel Stratix 10 GX L-Tile/H-Tile, Intel Stratix 10 DX P-Tile
Interoperabilitätsberichte verfügbar Y

Technische Unterstützung für diesen IP-Kern finden Sie im PCI Express IP Support-Center. Sie können auch im Knowledge Centernach ähnlichen Themen zu dieser Funktion suchen.

Protokollstandard

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