PCI-Express-Referenzdesigns und Anwendungshinweise

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PCIE und Intel Technik

Das PCI-Express*-Protokoll (PCIe*) ist ein leistungsstarkes, skalierbares und funktionsstarkes serielles Protokoll mit Datenübertragungsraten von 2,5 Gigatransfers pro Sekunde (GT/s) bis 16,0 GT/s und darüber hinaus. Intel bietet eine einzigartige Kombination aus gehärteter und softer IP, um überlegene Leistung und Flexibilität für eine optimale Integration zu bieten.

Funktionen

Intel FPGA Intellectual Property (IP) für PCI Express wird weiterhin skaliert, da die PCI-SIG-Organisation spezifikationen der nächsten Generation liefert. Intel ist seit 1992 Mitglied der PCI-SIG. Mit jeder neuen Generation von Halbleitern nimmt Intel weiterhin an PCI-SIG Compliance-Workshops teil, um Interoperabilität und Konformität mit den aktuellen Industriestandards zu gewährleisten.

Intel bietet FPGA IP-Funktionsbasierte PCI-Express-IP-Lösungen an, die dem Platform Designer entsprechen.

P-Tile PCIe Hard IP hat das PCI-SIG Compliance-Testevent im August 19 erfolgreich bestanden. Die Ergebnisse wurden auf der Website der PCI-SIG Integratoren veröffentlicht.

PCIe* Funktionen für P-Tile Hard IP:

  • Komplette Protokollstapel, einschließlich Transaktion, Datenlink und physischen Ebenen, die als hard IP implementiert sind
  • Unterstützt nativ bis zu Gen4x16 für Endpunkt- und Root-Port-Modi
  • Port-Verzweigungsfunktionen: vier x4s-Root-Port, zwei x8s-Endpunkt
  • Unterstützt den TLP-Bypass-Modus sowohl im Upstream- als auch im Upstream-Modus
  • Unterstützt bis zu 512B maximale Nutzlast
  • 10-Bit-Tag-Unterstützung für x16-Controller nur mit maximal 512 herausragenden NPRs
  • SeparatesClk mit unabhängigem Spread-Spectrum-Clocking (SRIS)
    • SeparatesClk ohne Spread Spectrum Clocking (SRNS)
    • GemeinsameClk-Architektur
  • Erweiterte PCI Express-Fehlerberichterstattung (nur PF)
  • Unterstützt nur D0- und D3-PCIe-Energiezustände
  • Lane-Margining am Empfänger
  • Retimer-Präsenzerkennung

Multifunktions- und Virtualisierungsfunktionen:

  • SR-IOV-Unterstützung (8 PFs, 2K VFs pro Endgerät)
  • Unterstützung von TIO über die Configuration Intercept Interface
  • Skalierbare I/O- und Shared Virtual Memory (SVM)-Unterstützung (Zukunft)
  • Zugriffssteuerungsdienst (Access Control Service, ACS)
  • Alternative Routing-ID-Interpretation (ARI)
  • Function Level Reset (FLR)
  • TLP-Verarbeitungshinweis (TPH)
  • Adressübersetzungsdienste (Address Translation Services, ATS)
  • Prozess-Adressraum-ID (Ascii-Id)

Funktionen der Benutzeroberfläche:

  • benutzerseitig Avalon® Streaming (Avalon-ST) /Avalon Speicher-mapped (Avalon-MM)
  • Benutzeroberfläche der Paketschnittstelle mit separatem Header, Daten und Präfix
  • Die Benutzerpaket-Schnittstelle kann in jedem beliebigen Zyklus bis zu zwei TLPs verarbeiten (nur x16-Modus)
  • Bis zu 512 nicht veröffentlichte Anfragen (nur x16 Kerne)
  • Bis zu 256 nicht veröffentlichte Anfragen (x8 und x4 Kerne)
  • Unterstützt autonomen Hard-IP-Modus
    • Dieser Modus ermöglicht es der PCIe Hard IP, mit dem Host zu kommunizieren, bevor die FPGA Konfiguration und der Einstieg in den Benutzermodus abgeschlossen sind.
  • FPGA Kernkonfiguration über PCIe-Link (CVP Init und CVP Update)

IP-Debug-Funktionen:

  • Debugging-Toolkit, einschließlich der folgenden Funktionen:
    • Protokoll- und Linkstatusinformationen
    • Grundlegende und fortschrittliche Debugging-Funktionen, einschließlich PMA-Registerzugriff und Eye-Viewing-Funktion.

Treiberunterstützung:

  • Linux*/Windows* Gerätetreiber

  • CvP – Konfiguration über Protokoll
  • PRoP – Teilweise Neukonfiguration über PCI Express
  • SR-IOV – Single-Root-I/O-Virtualisierung
  • DMA – Direktspeicherzugriff

Technische Unterstützung für diesen IP-Kern finden Sie im PCI Express IP Support Center. Sie können auch im Knowledge Center nach ähnlichen Themen zu dieser Funktion suchen.

Protokollstandard

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