Beschreibung
Dieser Fehler wird möglicherweise beim Instanziieren der PLL-Intel® FPGA IP mit bestimmten Einstellungen für die Phasenverlagerung des Ausgabetakts angezeigt.
Zum Beispiel, eine ALTLVDS-Schnittstelle mit einer Dara-Rate von 700 Mbit/s und Deserialisierungsfaktor von 7, zeigt der Kompilierungsbericht, dass die Ausgabeuhren 180, 257 und 334-Grad-Phasenwechsel haben. Wenn Sie jedoch diese Phasenwechseleinstellungen im PLL-Intel® FPGA IP eingeben, wird der Parametereditor diesen Fehler melden.
Lösung
Geben Sie die Phase-Shift-Einstellung als "ps" ein, um die Grad-Einstellung im PLL-Intel® FPGA IP zu ersetzen.
Dieses Problem wurde in Quartus® II Softwareversion 13.1 behoben.