Artikel-ID: 000076079 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 14.11.2014

Warum funktioniert mein ALTLVDS_TX Intel® FPGA IP mit externer PLL nicht korrekt in Arria® V-, Cyclone® V- und Stratix® V-Geräten, wenn die Quartus® II Softwareversion 14.0 verwendet wird?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Bei der Verwendung des PLL-Neukonfigurationscontrollers Intel® FPGA IP mit der AltLVDS-Intel® FPGA IP im externen PLL-Modus, in der Quartus® II Softwareversion 14.0, bei Verwendung von Arria® V-, Cyclone® V- und Stratix® V-Geräten ist ein bekanntes Problem aufgetreten.

    Nachdem Sie das Design kompiliert und erweitert haben, können Sie feststellen, dass der Arbeitszyklus für den im Timing Analyzer gemeldeten C1-Zähler nicht mit der in der entsprechenden Lösung für eine benutzerdefinierte Datenrate beschriebenen Berechnung übereinstimmt.

    Lösung

    Um dies zu umgehen, muss der PLL-Rekonfigurationscontroller von der externen PLL-IP getrennt werden, die die AltLVDS-Intel FPGA IP treibt.

    Dieses Problem wird voraussichtlich in einer zukünftigen Version der Intel® Quartus®-Software behoben.

     

     

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