Die ALTLVDS_RX- und ALTLVDS_TX Intel® FPGA IP Kerne unterstützten die Option "Externer PLL-Modus" in der Quartus® II Softwareversion 11.0 für Stratix® V-Geräte. Die folgenden Anweisungen gelten für Stratix V-, Arria® V- und Cyclone® V-Geräte.
Die PLL-Intel® FPGA IP Output-Takt-Phasenwechsel und Arbeitszyklen hängen von der Datenrate und dem Deserialisierungs-/Serialisierungsfaktor der Schnittstelle ab. Die folgenden Beispiele setzen die Phasenumschichtung unter der Annahme, dass Takt und Daten an den Pins des Geräts am Rand ausgerichtet sind.
Die PLL-Intel FPGA IP Taktanforderungen für ALTLVDS_TX und ALTLVDS_RX, wenn der DPA- und Soft-CDR-Modus nicht verwendet wird:
- C0:
- Frequenz = Datenrate
- Phasenwechsel = -180 360 Grad
- Arbeitszyklus = 50 %
- Verbindet sich mit dem tx_inclock Port von ALTLVDS_TX und dem rx_inclock Port von ALTLVDS_RX
- C1:
- Frequenz = Datenrate/Serialisierungsfaktor
- Phasenumschalt = [(Serialisierungsfaktor -2) / Serialisierungsfaktor] * 360 Grad
- Arbeitszyklus = 100 / Serialisierungsfaktor
- Verbindet sich mit dem tx_enable Port von ALTLVDS_TX und dem rx_enable Port von ALTLVDS_RX
- C2:
- Frequenz = Datenrate/Serialisierungsfaktor
- Phasenwechsel = [(-180 / Serialisierungsfaktor) 360 Grad]
- Arbeitszyklus = 50 %
- Wird als Coreclock für die parallelen Datenregister sowohl für TX als auch für RX verwendet und verbindet sich mit dem rx_syncclock Port von ALTLVDS_RX (nur, wenn vom Empfänger rx_syncclock erforderlich ist)
PLL-Intel FPGA IP Taktanforderungen für ALTLVDS_RX beim Einsatz von DPA- und Soft-CDR-Modus (gilt nicht für Cyclone V-Geräte):
-
C0 – C2 sind dieselben, wenn Sie den DPA- oder Soft-CDR-Modus nicht verwenden
-
C3 ist ein Duplikat der C0-Einstellungen und wird mit dem rx_dpaclock Eingabeport von ALTLVDS_RX
Der gesperrte Ausgabeport des PLL-Intel FPGA IP muss in den pll_areset Port der ALTLVDS_RX Intel FPGA IP umgetauscht und angeschlossen werden, wenn die DPA- und Soft-CDR-Modi verwendet werden.
Für andere Takt- und Datenphasenbeziehungen empfiehlt Intel, dass Sie zunächst Ihre ALTLVDS_RX und ALTLVDS_TX Schnittstelle instanziieren, ohne die externe PLL-Modusoption zu verwenden, die Megafunktion(en) in der Quartus II Software kompilieren und die Frequenz-, Phasenwechsel- und Arbeitszykluseinstellungen für jede Taktausgabe notieren. Diese sind in der Kompilierung =>- > Ressourcenabschnitt => PLL-Nutzungsübersicht aufgeführt. Geben Sie diese Einstellungen im PLL-Intel FPGA IP ein und verbinden Sie dann die entsprechenden Ausgänge mit den ALTLVDS_RX und ALTLVDS_TX Intel FPGA IP Kernen.