Übersicht
Das Referenzdesign des TFT-LCD-Controllers für Digital-Blocks ermöglicht es Ihnen, das Design-In von TFT-LCD-Bildschirmen in Ihrem System zu beschleunigen. Das Referenzdesign konzentriert sich auf den Digital Blocks DB9000AVLN TFT LCD Controller Intellectual Property (IP) Kern, der in den Netlist- oder VHDL/Verilog HDL-Register-Transfer-Level-Formaten (RTL) verfügbar ist.
Der DB9000AVLN-Kern enthält eine Avalon® Memory-Mapped-System-Interconnect zur Schnittstelle zum Nios® II eingebetteten Prozessor und SDRAM- oder SRAM-Controllern (entweder der Speicher kann als Frame-Puffer dienen). Die mit diesem Referenzdesign gelieferte Software läuft auf dem Nios II eingebetteten Prozessor, um ein Bild in den Frame-Pufferspeicher zu platzieren und den DB9000AVLN-Kern zum Fahren des LCD-Panels aufzurufen.
Mit der Intel® Quartus® Design Software können Sie das TFT LCD Controller Referenzdesign in einem Cyclone®, Cyclone® II oder Cyclone® III FPGA Entwicklungskit instanziieren. Im Abschnitt Demonstrierte Intel® Technik finden Sie eine vollständige Liste der unterstützten Intel® FPGA Entwicklungskits.
Sie können Ihr LCD-Panel mit dem Intel FPGA Entwicklungskit mit einem entsprechenden Kabel verbinden. Wenden Sie sich für weitere Einzelheiten bitte an Digital Blocks.
Hardware-Designfunktionen
- Große Auswahl an programmierbaren LCD-Bildschirmauflösungen
- Maximale programmierbare Auflösung von 4096 x 2048
- Horizontale Pixelauflösungen von 16 bis 4096 Pixeln in 16-Pixel-Schritten
- Unterstützung für TFT-LCD-Panel-Schnittstellen mit 1 Port
- 18-Bit digital (6 Bits/Farbe) und 24-Bit digital (8 Bits/Farbe)
- Unterstützung für 2-Port-LVDS-TFT-LCD-Panel-Schnittstellen
- Programmierbare Frame-Puffer-Bit-pro-Pixel-Farbtiefe (bpp):
- 1, 2, 4, 8 bpp, dargestellt durch die Farbpalette auf ein 18-Bit-LCD-Pixel
- 16,18-bpp-Laufwerke direkt für 18-Bit-LCD-Pixel
- 24-Bit-BPP-Laufwerke direkt mit 24-Bit-LCD-Pixel
- Farbpalette RAM zur Reduzierung der Anforderungen an den Frame-Pufferspeicher und Avalon Der System-Interconnect-Breite
- 256-Eintrag durch 16-Bit-RAM, implementiert als 128-Eintrag von 32 Bit
- Das Laden über die Slave-Bus-Schnittstelle statisch vom Mikroprozessor oder der Master-Bus-Schnittstelle erfolgt dynamisch mit jedem Frame durch den DMA-Controller (Direct Memory Access)
- Unterstützung programmierbarer Ausgabeformate
- RGB 6:6:6 oder 5:6:5 auf 18-Bit-Digitalschnittstelle
- RGB 8:8:8 auf digitaler 24-Bit-Schnittstelle
- Programmierbare horizontale und vertikale Timing-Parameter
- Vordere Vorhalle, hintere Vorhalle, Sync-Breite, Pixel pro Zeile
- Sync-Polarität
- Programmierbare Pixel-Taktfrequenz
- Pixel-Taktteiler von 1 bis 128 der Bus-Taktfrequenz
- Pixel-Takt-Polarität
- Separate, unabhängige Pixel-Takt-Eingabe
- Programmierbare Daten ermöglichen zeitgesteuertes Signal
- Abgeleitet von horizontalen und vertikalen Timing-Parametern
- Display aktiviert Polarität
- Drei Arten von Speicher
- 16-Wort-x 32-Bit-Eingabe FIFO, Entkopplung Avalon System-Interconnect- und LCD-Panel-Taktrate. Integriert in DMA-Controller
- 255-Wort-RAM mit 16-Bit-Farbpalette
- FIFO-Ausgabe mit 16 Wörtern
- FIFO-Puffer, die in der Tiefe und Breite parameterisierbar sind
- Unterstützung der Hoch- und Herunterfahren-Sequenzierung
- 9 Quellen interner Interrupts mit Maskierungskontrolle
- Little-Endian-, Big-Endian- oder Windows CE-Modus
- Einhaltung Avalon Memory-Mapped-Schnittstelle
- Optionale PCI* Schnittstelle
- Vollständig synchrone, gleichzeitige Verilog HDL- oder VHDL RTL-Quelle mit steigendem Edge-Takt, ohne Gated-Taktfrequenz und ohne interne Tri-States
- Ändern oder integrieren Sie den DB9000AVLN-Kern entsprechend Ihren Anforderungen mit Digital-Blocks-Hardware- und Software-Engineering-Services
Kontaktinformationen
Digital Blocks, Inc.
587 Rock Road
Alan Rock, NJ 07452 USA
Telefon: +1 201 251 1281
Fax: +1 201 632 4809
E-Mail: info@digitalblocks.com
WWW: www.digitalblocks.com