VHDL: Zweitaktsynchroner RAM

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Dieses Beispiel beschreibt ein synchrones RAM-Design mit 64-Bit x 8-Bit-Dual-Clock-Speicher mit separaten Lese- und Schreibadressen in VHDL. Synthesetools können RAM-Designs im HDL-Code erkennen und je nach Zielgerätearchitektur automatisch auf altsyncram- oder altdpram-Megafunktionen schließen.

Abbildung 1. Zweitaktsynchrones RAM-Top-Level-Diagramm.

Laden Sie die in diesem Beispiel verwendeten Dateien herunter:

Die Verwendung dieses Designs unterliegt den Bedingungen der Intel® Design Example Lizenzvereinbarung.

Tabelle 1. Liste der synchronen ZWEI-Takt-RAM-Ports

Port-Name

Typ

Beschreibung

Daten[7:0]

Eingabe

8-Bit-Dateneingabe

Raddr[5:0]

Eingabe

6-Bit-Lese-Adresseingabe

++1955[5:0]

Eingabe

Eingabe der 6-Bit-Schreib-Adresse

Wir

Eingabe

Write Enable (Schreibzugriff)

RCLK

Eingabe

Lese-Taktfrequenz

WCLK

Eingabe

Schreib-Taktfrequenz

f[7:0]

Ausgabe

8-Bit-Datenausgabe
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