Verilog HDL: Unterzeichneter Multiplikator-Adder

author-image

Von

Dieses Beispiel beschreibt ein 16-Bit-Multiplikator-Adder-Design mit Pipeline-Registern in Verilog HDL. Synthesetools können Multiplikator-Adder-Designs im HDL-Code erkennen und automatisch die altmult_add Megafunktion ableiten, um optimale Ergebnisse zu erzielen.

Abbildung 1. Vorzeichen-Multiplikator-Top-Level-Diagramm.

Laden Sie die in diesem Beispiel verwendeten Dateien herunter:

Die Verwendung dieses Designs unterliegt den Bedingungen der Intel® Design Example Lizenzvereinbarung.

Tabelle 1. Unterzeichnete Multiplikator-Adder-Port-Listung

Beschreibung des Port-Namentyps

dataa[15:0], datab[15:0], y

datac[15:0], datad[15:0]

 Eingabe 16-Bit-Dateneingaben
Uhr Eingabe Takteingang
ACLR Eingabe Keine klare Eingabe
Ergebnis[32:0] Ausgabe 33-Bit-Datenausgabe
Alles anzeigen Weniger anzeigen

Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.