Artikel-ID: 000093108 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 01.12.2023

Warum sehe ich eine hohe Bitfehlerrate (BER), wenn ich den F-Tile PMA/FEC Direct PHY Intel® FPGA IP im externen Loopback-Modus verwende?

Umgebung

    Intel® Quartus® Prime Pro Edition
    Deterministische Latenz PHY Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aufgrund einer Einschränkung der standardmäßigen Parametereinstellung des F-Tile PMA/FEC Direct PHY Senders wird eine hohe Bitfehlerrate (BER) angezeigt, wenn die externe Loopback-Einfügedämpfung größer als 5 dB ist. Die Standard-Senderparameter können nur bei einer Einfügedämpfung von weniger als 5 dB gut funktionieren.

Lösung

In der Situation, in der die Einfügedämpfung größer als 5 dB ist, müssen Sie optimale analoge TX-Parameter in die QSF-Datei einfügen, um BER zu vermeiden. Zukünftige Anwendungshinweise werden aktualisiert, um das Debugging zu leiten.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 2 Produkte

Intel® Agilex™ FPGAs und SoC FPGAs der F-Reihe
Intel® Agilex™ FPGAs und SoC FPGAs der I-Reihe

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