Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 22.1 weist der F-Tile SDI II Intel® FPGA IP parallele Loopback mit externem VC HIERZUBEISPIEL höhere Schwankungen auf als vom SD-SDI-Videostandard gefordert, da der FVH-Sync-Signalausgang vom SDI RX-Kern keine akzeptable Quelle für das Takten des externen VCCONTROLLERs auf der Tochterkarte ist, die zur Synchronisierung des Taktes zwischen TX und RX erforderlich ist. Dieses Problem wirkt sich auf den Dreifach- und Multiraten-SDI-Videostandard aus, da SD-SDI Teil des unterstützten Standards ist. Dieses Problem wirkt sich auch auf alle Intel Agilex® 7-FPGA-Designs aus, die dieser Intel-Implementierung des VCQANs mit TI LMH1983 Chip in ihrem Design folgen.
Um dieses Problem zu umgehen, verwenden Sie eine von zwei möglichen Lösungen:
1. Verwenden Sie F-Tile SDI II Intel® FPGA IP parallelen Loopback ohne externes VCCONTROLLER-Designbeispiel. Dieses Design unterstützt den Dreifach- und Multiraten-SDI-Videostandard (einschließlich SD-SDI) und verwendet gleichzeitig internes PLL, um den Takt zwischen TX und RX zu synchronisieren.
2. Verwenden Sie einen externen Sync-Clock-Chip wie den TI LMH1981, um das FVH-Zeitgebungssignal zu erzeugen und die Signale an das externe VCOCA (TI LMH1983) zu füttern, wie in Abbildung 1 gezeigt. Die externe Ti LMH1981 Taktfrequenz ist auf der Nextera und Terasic 12G SDI-FMC Tochterkarte verfügbar, und der Benutzer muss die Genlock-Eingabe entsprechend an das TI LMH1981 liefern.
Abbildung 1.
