Artikel-ID: 000088598 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 18.04.2022

Warum umfasst der Testbench des HDMI-Intel® FPGA IP-Designbeispiels die falsche GCP-Einstellung (Source General Control Packet), wenn der FRL-Modus (Fixed Rate Link) deaktiviert ist?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • HDMI*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software v21.3 und früher hat die Testbenchung des HDMI-Intel® FPGA IP-Designbeispiels die falsche Einstellung im Source General Control Packet (GCP). Dieses Problem tritt auf, wenn der FRL-Modus (Fixed-Rate Link) deaktiviert ist.

    Lösung

    Um dieses Problem in aktuellen Versionen der Intel® Quartus® Prime Edition Software zu umgehen, ändern Sie den Parameter " tx_gcp_data " von "{4'b1000, BPP}" zu "{4'b0001, BPP}" in der Datei bitec_hdmi_tb.v.

    Dieses Problem wird ab der Intel® Quartus® Prime Pro Edition Software Version 22.1 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 3 Produkte

    Intel® Arria® 10 FPGAs und SoC FPGAs
    Intel® Cyclone® 10 FPGAs
    Intel® Stratix® 10 FPGAs und SoC FPGAs

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