Problem 338064: Volume 1, Kapitel 9 SEU-Risikominderung für Stratix®-V-Geräte, Version 2015.06.12
Auf Seite 9-9 heißt es im Timing-Abschnitt wie folgt:
Die CRC_ERROR-Pin wird bei der CRC-Berechnung für mind. 32 Taktzyklen immer niedrig gesteuerte. Wenn ein Fehler auftritt, wird der Pin hochgefahren, sobald die EMR aktualisiert wurde oder 32 Taktzyklen abgelaufen sind, je nachdem, welcher Fall der letzte ist. Daher können Sie damit beginnen, den Inhalt des EMR am ansteigenden Rand der CRC_ERROR-Pin zu verblenden. Der Pin bleibt hoch, bis der aktuelle Frame gelesen und dann für mindestens 32 Taktzyklen wieder niedrig gesteuerte wird.
Aber das ist falsch. Sie sollte folgendermaßen angeben:
Die CRC_ERROR-Stiftkontakte wird bei der CRC-Berechnung immer niedrig betrieben. Wenn ein Fehler auftritt, dauert der EDCRC-Hard-Block 32 Taktzyklen zur Aktualisierung der EMR, der Pin wird hochgefahren, sobald die EMR aktualisiert wird. Daher können Sie damit beginnen, den Inhalt des EMR am ansteigenden Rand der CRC_ERROR-Pin zu verblenden. Der Pin bleibt hoch, bis der aktuelle Frame gelesen und dann für 32 Takte wieder niedrig gesteuerte wird.
Abbildung 9-6 gibt die CRC-Berechnung an (mind. 32 Taktzyklen), sollte aber die CRC-Berechnung (32 Taktzyklen) angeben.
Problem mit 156378: Taktnetzwerke und PLLs in Stratix V-Geräten, Version 2013.05.06
Bei der automatischen Taktumschaltung gibt es zwei Aufzeichen für die Anforderungen, der erste ist falsch. Da steht:
"Beide Takteingänge müssen ausgeführt werden."
Der Zweck der automatischen Taktumschaltung besteht darin, zwischen Takten zu wechseln, wenn einer nicht mehr läuft. Die tatsächliche Anforderung besteht darin, dass beide Takte ausgeführt werden müssen, wenn der FPGA konfiguriert ist. Die Kugel sollte folgendes sagen:
"Beide Takteingänge müssen ausgeführt werden, wenn der FPGA konfiguriert ist."
Problem 123964: Teil 1, Kapitel 6: Hochgeschwindigkeits-Differential-I/O-Schnittstellen und DPA in Stratix-V-Geräten, Version 2013.05.06
Abbildung 6-4 Phasenverhältnis für externe PLL-Schnittstellensignale: Die Phasenverlagerung auf outclk2 ist nicht korrekt, der ansteigende Rand sollte an der outclk0 ansteigenden Kante ausgerichtet auftreten, wenn outclk1 hoch ist.
Problem 111987: Volume 1, Kapitel 8: Konfiguration, Designsicherheit und Remote-System-Upgrades in Stratix-V-Geräten, Version 2013.03.04
Tabelle 8-1: Konfigurationsmodi und Funktionen Stratix V Geräte geben fälschlicherweise an, dass die teilweise Neukonfiguration im CvP-Modus nicht unterstützt wird.
Der CvP-Modus unterstützt die teilweise Neukonfiguration, und diese Tabelle wird in einer zukünftigen Version aktualisiert.
Problem 81980: Volume 1, Kapitel 5: I/O-Funktionen in Stratix V-Geräten, Version 1.5
Tabelle 5-1 zeigt fälschlicherweise, dass die 3,3-V LVCMOS/LVTTL-Normen nur von Stratix V GX- und GS-Geräten unterstützt werden. Diese I/O-Standards werden tatsächlich von allen Stratix V-Geräten unterstützt.
Problem 86484: I/O-Funktionen in Stratix V-Geräten, Version 1.5.
Programmierbare Stromstärketabelle 5-6 fehlt der Hinweis von:
Die Standardeinstellung in der Quartus II Software ist 50-mal OCT RS ohne Kalibrierung für alle Nichtspannungs-Referenz- und HSTL- und SSTL-Class-I/O-Standards. Die Standardeinstellung ist 25-mal RS ohne Kalibrierung für die I/O-Normen HSTL und SSTLClass II.
Problem 79663: Volume 2, Kapitel 9: Konfiguration, Designsicherheit und Remote-System-Upgrades in Stratix V-Geräten, Version 1.7.
Hinweise zu Abbildung 9-9 fehlen Informationen ähnlich wie Hinweis 4 für Hinweise für Abbildung 9-8. In Den Notizen zu Abbildung 9-9 wird eine neue Note hinzugefügt, in der folgendes angegeben wird: "Für die entsprechenden MSEL-Einstellungen basierend auf POR-Verzögerungseinstellungen setzen Sie die MSEL-Einstellung des Slave-Geräts auf das PS-Schema. Siehe Tabelle 9–4 auf Seite 9–7."
Problem 58047: Volume 2, Kapitel 9: Konfiguration, Designsicherheit und Remote-System-Upgrades in Stratix-V-Geräten, Version 1.6.
Tabelle 9-14 für die Active Serial (AS) Konfigurationsstifte (DCLK, AS_DATA0/ASDO, AS_DATA[3.1]) heißt es: "Nach Abschluss der AS-Konfiguration wird dieser Stift mit einem schwachen Pull-up-Widerstand tri-angegeben." Dies ist jedoch nicht der Fall. Die AS-Pins werden nicht tri-angegeben, wenn das Gerät den Benutzermodus nicht unterstützt.
Problem 44730: I/O-Funktionen in Stratix V-Geräten, Version 1.4
OKTOBER für 1,5V LVCMOS-Ausgänge wird im Kapitel nicht erwähnt, wird aber unterstützt. Sie können die Zuweisung in der Quartus II Software fehlerfrei vornehmen.
Problem 39437: Volume 2, Kapitel 11: JTAG Boundary-Scan-Tests in Stratix V-Geräten, Version 1.4
Tabelle 11-1 zeigt die 32-Bit-IDCODE-Informationen für Stratix V-Geräte.
Der korrekte JTAG-ID-Code für Stratix V A7-Geräte ist
0000 0010 1001 0000 0011 0000 1011 1011 (0x029030DD)
Dies wird fälschlicherweise als
0000 0010 1001 0000 0011 0001 1011 1011 (0x029031DD)
Problem 41368: Volume 2, Kapitel 9: Konfiguration, Designsicherheit und Remote-System-Upgrades in Stratix-V-Geräten, Version 1.6
In den Notizen zu Abbildung 9-11 befindet sich Hinweis 1, der etwas irreführend sein kann. Darin heißt es: "Verbinden Sie die Pull-up-Widerstanden mit VCCPGM und VCCPD bei einer 3,0-V-Versorgung." Dies ist tatsächlich teilweise wahr, da VCCPGM gleich VCCPD sein kann, aber dies keine Anforderung ist, können VCCPGM und VCCPD in den Spannungen je nach Ihren Mainboard-Anforderungen abweichen.
Für VCCPGM sind sie verpflichtet, alle dedizierten Konfigurationsstifte und Dual-Purpose-Pins zu verwenden. Die unterstützten Konfigurationsspannungen sind 1,8, 2,5 und 3,0 V, sodass die Konfigurations-Eingangspuffer die Stromleitungen nicht mit dem regulären I/O-Puffer in Stratix V-Geräten teilen müssen.
Für VCCPD müssen sie größer oder gleich VCCIO sein. Wenn VCCIO auf 3,0 V eingestellt ist, muss VCCPD auf 3,0 V hochgefahren werden. Wenn der VCCIO der Bank auf 2,5 V oder niedriger eingestellt ist, muss der VCCPD bis zu 2,5 V betrieben werden. Dies gilt für alle Banken, die die VCCPD- und VCCIO-Pins enthalten.
Behobene Probleme:
Problem 79545: Datenblatt für Stratix-V-Geräte, Version 2.5
Die absolute maximale Bewertung für die folgenden Netzteile wurde in Version 2.5 aktualisiert:
VCCPGM, VCCBAT, VCCPD, VCC, VCCD_PLL, VCCA_PLL
Problem 35432: Teil 1, Kapitel 2, DC- und Schalteigenschaften für Stratix-V-Geräte, Version 2.3
Erläuterungen hinzugefügt, um zu definieren, dass differenzierte Eingänge von VCCPD angetrieben werden, die 2,5 V erfordern.
Problem 32224: Teil 1, Kapitel 2, DC- und Schalteigenschaften für Stratix-V-Geräte, Version 2.3
VCCBAT Versorgungsspannungsbereich aktualisiert, um 1,2 V bis 3,0 V zu umfassen.
Problem 390061: Takt-Netwoks und PLLs in Stratix V-Geräten, Version 1.3
PLL-Standorte für 5SGXB5- und 5SGXB6-Geräte wurden korrigiert, um anzuzeigen, welche PLLs von CLK0, CLK1, CLK22, CLK23 und CLK8, CLK9, CLK14, CLK15 angetrieben werden.
Problem 391999: Logic Array Blocks und Adaptive Logic Module in Stratix V Geräten, Version 1.3
Stratix V-Geräte unterstützen den Register-Kettenpfad nicht wie in Version 1.3 gezeigt.
Problem 31778: Volume-3, Chapter-5, Reverse Serial Loopback, Version 2.2
Ungenaue Anweisungen dazu, dass Reverse Serial Loopback unter benutzerdefinierter Konfiguration als Subprotocol verfügbar ist.
Problem 359605: Volume 2, Kapitel 5, I/O-Funktionen in Stratix-V-Geräten, Version 1.3
Hinweis 5 in Tabelle 5–2 besagt fälschlicherweise, dass differentiale Takteingangspuffer durch VCC_CLKIN anstelle von VCCPD betrieben werden.
Problem 380129: Volume 9, Kapitel 9, Konfiguration, Designsicherheit und Remote-System-Upgrades auf Stratix V-Geräten, Version 1.3
Abbildung 9-21 zeigt TDI fälschlicherweise als an Pin 7 des JTAG-Headers gebunden anstelle von Pin 9.
Problem 377855: Volume 2, Kapitel 9: Konfiguration, Designsicherheit und Remote-System-Upgrades in Stratix V-Geräten, Version 1.3.
Timing-Verletzung tritt in Der Konfiguration mit mehreren Geräten AS auf, bei denen das Slave-Gerät im PS-Modus konfiguriert wird. Zur Vermeidung von Zeitverstößen werden der Konfiguration mit mehreren Geräten ALS zwei neue Einschränkungen hinzugefügt.
Problem 369375: Volume 1, Kapitel 8, Hot Socketing and Power-On Reset in Stratix V Devices, Version 1.1
Referenzen auf den entfernten PORSEL-Stift, dieser Stift ist in Stratix V-Geräten nicht vorhanden.
Problem 10006534: Volume 2, Kapitel 4, Transceiver-Protokollkonfigurationen in Stratix®-V-Geräten, Version 1.0
Referenzen des 10GBaseR-Protokolls wurden entfernt.