Artikel-ID: 000086708 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 03.10.2017

Unterstützt der Stratix-10-Hard-Memory-Controller das 2T Timing für den Adress-/Befehlsbus?

Umgebung

    Intel® Quartus® Prime Pro Edition
    Externe Speicherschnittstellen Intel® Stratix® 10 FPGA
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Der Stratix® 10 Hard Memory Controller arbeitet mit 1T Timing für den Adress-/Befehlsbus. Es hat nicht die Option, das 2T-Timing zu wählen.

Lösung

Wenn 2T Timing für den Adress-/Befehlsbus erforderlich ist, wählen Sie die nur PHY-Option im Stratix 10 EMIF IP Editor und entwickeln Ihren eigenen benutzerdefinierten Controller. Beachten Sie, dass die Kalibrierung immer unter der Annahme eines 1T-Timings durchgeführt wird, was sowohl für nachträgliche 1T- als auch für 2T-Operationen sicher ist.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 1 Produkte

Intel® Stratix® 10 FPGAs und SoC FPGAs

1

Benötigen Sie weitere Hilfe?

Support kontaktieren

Disclaimer/Rechtliche Hinweise

1

Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.