Beschreibung
Aufgrund der Einschränkung der Intel® FPGA IP der PHY Lite für Parallelschnittstellen kann die oben angezeigte Fehlermeldung angezeigt werden, wenn sie mehr als eine PHY Lite für parallele Schnittstellen haben Intel FPGA IP in der gleichen I/O-Bank vorhanden sind.
Lösung
Um dieses Problem zu umgehen, vermeiden Sie, dass mehr als eine PHY Lite für Parallelschnittstellen Intel® FPGA IP Platz in derselben I/O-Bank platziert wird. Dies liegt daran, dass jeder der PHY Lite für parallele Schnittstellen Intel FPGA IP eine spezifische Schnittstellenanforderung hat, die eine bestimmte PLL-Einstellung erforderte. Bei einer bestimmten Bank steht jedoch nur eine PLL zur Verfügung.