Artikel-ID: 000086516 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 20.12.2018

Ist das Intel® Stratix® 10 Timing-Modell in den Intel® Quartus® Prime Pro Edition Softwareversionen 18.0 Update 1 und 18.1 korrekt?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Nein, das Intel® Stratix®-10-Timing-Modell in der Intel® Quartus® Prime Pro Edition Softwareversion 18.0 Update 1 und 18.1 verfügt über eine kleine Fehlkorrektur. Dies wird in der Intel Quartus Prime Pro Edition Softwareversion 18.1 Update 1 korrigiert.

    Diese Designszenarien können betroffen sein:

    • Designs, die synchrone Quellentaktung verwenden
    • Designs mit Übertragungen zwischen dem Referenz- und dem Ausgabe-Takt für IOPLLs
    • Designs mit Übertragungen zwischen Ausgabe-Takten von verschiedenen IOPLLs mit verschiedenen Referenztakten

    Bei fast allen Designs werden sich die zeitlichen Verzögerungen ändern, aber die meisten Übertragungen werden aufgrund von entweder Common Clock-Komplexitäts-Entfernung (IMHO) oder übertragungsbedingter Übertragung davon nicht betroffen sein.

    Lösung

    Alle Intel Stratix 10 Designs sollten für den zeitlichen Ablauf in der Intel Quartus Prime Pro Edition Softwareversion 18.1 Update 1 oder einer patched Version von 18.0 Update 1 oder 18.1 neuanalysiert werden.

    Laden Sie Patch 1.45 für 18.0 Update 1 über den entsprechenden Link unten herunter und installieren Sie es.

    Laden Sie Patch 0.31 für 18.1 über den entsprechenden Link unten herunter und installieren Sie es.

    Für Designs, die bereits in Produktion sind:

    1. Laden Sie das Skript lut8_iobuf_qsh_v3.tcl herunter und führen Sie es aus, um zu überprüfen, ob das kompilierte Design von diesem Problem betroffen ist.

    Befehl -> quartus_sh -t lut8_iobuf_qsh_v3.tcl -project < und name> -revision -npaths 100 -debug 0 -verbose -check_lutmasks -vo_file simulation/modelsim/.vo

    Ausgabe -> lut8check.rpt, iobuf.rpt, paths.csv

    iobuf.rpt und paths.csv melden die Pfade, die von der Änderung des Timing-Modells betroffen sind

    2. Wenn keine Pfade als betroffen identifiziert wurden, ist keine Handlung erforderlich.

    3. Wenn es Pfade gibt, die als betroffen identifiziert wurden und die Intel Quartus Prime Pro Edition Software Version 18.1 oder früher verwenden, führen Sie die Zeitablaufanalyse mit der patched Version der Intel Quartus Prime Pro Edition Software Version 18.0 Update 1 oder 18.1 erneut aus.

    Eine.       Wenn kein ausreichender Spielraum vorhanden ist, können Sie das Design erneut kompilieren.
    B.      Wenn genügend Spielraum vorhanden ist, können Sie wählen, keine Handlung durchzuführen
     
    Schritte zum Erneuten Ausführen der Timing-Analyse:
    1. Laden Sie Patch 1.45 für 18.0.1 oder Patch 0.31 für 18.1 herunter und installieren Sie es.
    2. Öffnen Sie das Design mit der Patch-Version der Intel Quartus Prime Pro Edition Software
    3. Gehen Sie zu Tools > Timing Analyzer und öffnen Sie den Timing Analyzer.
    4. Führen Sie die folgenden Befehle aus:
    Eine.       create_timing_netlist -Modell langsam -force_dat
    B.       read_sdc
    c. update_timing_netlist
     
    lut8check.rpt meldet die LUTs, die von dem in der KDB beschriebenen Problem betroffen sind Warum habe ich Funktionsfehler in meinem Intel® Stratix®-10-Design? Wenn dieser Bericht "Gefundene 0 LUTs mit potenziell falschen Biteinstellungen" enthält, ist das kompilierte Design sicher. Wenn das Design betroffen ist, werden die LUTs mit diesem Problem im Bericht aufgeführt.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

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