Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 18.1 und früher könnte dieser interne Fehler in der Planstufe des Intel® Stratix® 10 FPGA Designs mit mehreren Instanzen der AltCLKCTRL-Intel® FPGA IP auftreten. Dieser Fehler tritt auf, wenn die Clock-Gating-Funktion aktiviert ist und die Logik innerhalb einer einzigen I/O-Bank oder Transceiver-Kachel treibt.
In Intel® Stratix® 10 Geräten wird nur ein Clock-Gate innerhalb einer einzigen I/O-Bank oder Transceiver-Kachel unterstützt.
Um den Fehler zu vermeiden, reduzieren Sie die Anzahl der Taktsteuerungsblöcke mit aktivierter Clock-Gating-Funktion innerhalb einer einzigen I/O-Bank oder Transceiver-Kachel auf eine.
Diese Konfiguration wird in einer zukünftigen Version der Intel® Quartus® Prime Pro Edition Software eine klare Fehlermeldung anzeigen.