Artikel-ID: 000086105 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 25.07.2017

Ist es möglich, SCL- und SDA-Fallzeiten des HPS I2C-Controllers unabhängig voneinander festzulegen?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Externe Speicherschnittstellen für Intel® Arria® 10 FPGA IP
  • Externe Speicherschnittstellen für Intel® Arria® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Der HPS I2C Controller unterstützt die konfigurierbare SCL- und SDA-Fallzeitfunktion.

    Lösung

    Informationen zur Implementierung der Konfiguration unter Linux BS finden Sie unter folgendem Link: https://github.com/altera-opensource/linux-socfpga/commit/7d0429364bf0c0e69bf192362d85076e6ee9abd7.

    Der Designer kann die fallenden SCL- und SDA-Zeitparameter in der DTS-Datei konfigurieren, wie z. B.:
     i2c-sda-falling-time-ns = ; /* wird von boardinfo */ angehängt
    i2c-scl-falling-time-ns = ; /* wird von boardinfo */ angehängt

    Die konfigurierbaren SCL- und SDA-Zeit konfigurierbaren Informationen wurden in das technische Referenzhandbuch für Intel Arria 10-Hard-Processor-System hinzugefügt.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 7 Produkte

    Cyclone® V SX SoC-FPGA
    Cyclone® V ST SoC-FPGA
    Cyclone® V SE SoC-FPGA
    Arria® V SX SoC-FPGA
    Arria® V ST SoC-FPGA
    Intel® Arria® 10 GT SoC-FPGA
    Intel® Stratix® 10 GT SoC-FPGA

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