Niedrige Latenz 40-100 GbE IP-Core implementiert Avalon-MM-Spezifikation fälschlicherweise auf Steuerungs- und Statusschnittstelle

Steuerungs- und Statusschnittstelle für 40- bis 100-GbE-IP-Kerne mit geringer Latenz bietet Zugriff auf die IP-Kernregister und soll implementiert werden das Slave-Protokoll der Avalon-MM-Schnittstelle. Der IP-Kern tut es jedoch dieses Protokoll nicht korrekt implementieren. Insbesondere die status_waitrequest Ausgabe Signal entspricht nicht den Spezifikationen. Der IP-Kern funktioniert Dieses Signal wird erst deassert, nachdem die Anwendung den oder status_write die status_read Eingabe deassert hat Signal.

Gemäß den Avalon-MM-Protokollspezifikationen ist der Master (die Anwendung) muss das Lese- oder Schreibanforderungssignal halten, das bestätigt wird bis der Slave das Waitrequest-Signal deassert. Allerdings mit die aktuelle IP-Kernimplementierung, wird der IP-Kern fälschlicherweise annehmen mehrere Anforderungen, wenn der Master die Lese- oder Schreibanforderung geltend macht Signal, wenn das Busy-Signal bestätigt wird.

Weitere Informationen zur Avalon-MM-Spezifikation finden Sie unter zur Avalon Schnittstellenspezifikationen.

Um dieses Problem zu beheben, sollte die Anwendung ein neue Lese- oder Schreibanforderung (assert status_read oderstatus_write) nur, wenn das status_waitrequest Signal nicht bestätigt wird, und das bzwstatus_write. das status_read Signal halten muss hoch für nur einen einzigen Taktzyklus.

Dieses Problem wurde in Version 14.0 der niedrigen Latenz 40 behoben. und 100-Gbit/s Ethernet MAC und PHY MegaCore Funktion.