Artikel-ID: 000085363 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 04.06.2013

Was sind die aktiven Bit-Mappings der nativen PHY-rx_parallel_data und tx_parallel_data Busse, wenn die "Vereinfachte Datenschnittstelle aktivieren" für Stratix V-, Arria V- und Cyclone V-Transceiver-Geräte deaktiviert ist?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Die aktiven Bitzuordnungen der nativen PHY-rx_parallel_data und tx_parallel_data Busse werden angezeigt, wenn die "Vereinfachte Datenschnittstelle aktivieren" für Stratix® V, Arria® V und Cyclone® V Transceiver-Geräte deaktiviert ist™.

 

Zugehörige Produkte

Dieser Artikel bezieht sich auf 13 Produkte

เอฟพีจีเอ Stratix® V GX
Cyclone® V SX SoC-FPGA
เอฟพีจีเอ Cyclone® V GT
เอฟพีจีเอ Stratix® V GT
เอฟพีจีเอ Cyclone® V GX
เอฟพีจีเอ Stratix® V GS
เอฟพีจีเอ Arria® V GZ
Arria® V SX SoC-FPGA
Cyclone® V ST SoC-FPGA
Arria® V ST SoC-FPGA
เอฟพีจีเอ Arria® V GX
Arria® V FPGAs und SoC FPGAs
เอฟพีจีเอ Arria® V GT

Benötigen Sie weitere Hilfe?

Support kontaktieren

Disclaimer/Rechtliche Hinweise

1

Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.