Der Ausgangstakt, der für die Verbindung zur nativen PHY-Intel® FPGA IP verwendet wird, wenn ein fPLL als Transceiver TX PLL auf Stratix® V, Arria® V und Cyclone® V Transceiver-Geräte verwendet wird, hängt davon ab, ob die dynamische Neukonfiguration der fPLL aktiviert ist oder nicht.
Wenn die dynamische Neukonfiguration der fPLL nicht aktiviert ist, müssen Sie den "outclk_0" fPLL-Port mit dem nativen ext_pll_clk-Port der PHY verbinden.
Wenn die dynamische Neukonfiguration der fPLL aktiviert ist, müssen Sie eine Verbindung zum fPLL-Port "phout[0]" mit dem nativen ext_pll_clk-Port der PHY herstellen. Der "Phout"-Port wird aktiviert, indem Sie die Option "Enable access to PLL DPA Output Port" (Zugriff auf PLL DPA-Ausgabeport aktivieren) im Register "Settings" (Einstellungen) des PLL-Parametereditors auswählen.