Half-Rate-Clock nicht angeschlossen, wenn Clock Sharing aktiviert ist

Wenn Sie einen Speichercontroller mit der High Performance generieren Optionen für die Taktfreigabe für Controller II und mehrere Controller aktiviert in SOPC Builder, ist der Half-Rate-Takt nicht angeschlossen.

Dieses Problem betrifft alle Designs, die hochleistungsstark sind Controller-II-Architektur mit der Multiple-Controller-Taktfrequenz Freigabeoption aktiviert in SOPC Builder.

Die interne Half-Rate-Bridge für den gemeinsamen PLL-Controller funktioniert nicht.

Führen Sie die folgenden Schritte durch, um die Half-Rate-Takte anzuschließen:

1. Bearbeiten Des gemeinsamen PLL-Controllers auf oberster Ebene Datei, um den Half-Rate-Takt-Eingabeport wie im folgenden Zusatz aufzunehmen Beispiel:

Verilog HDL

module (sys_clk_in, sys_half_clk_in,soft_reset_n,input sys_clk_in; Eingabe sys_half_clk_in;input soft_reset_n;.sys_clk_in(sys_clk_in), .sys_half_clk_in(sys_half_clk_in),.soft_reset_n(soft_reset_n),

VHDL

ENTITY ISPORT (sys_clk_in : IN STD_LOGIC; sys_half_clk_in : IN STD_LOGIC; soft_reset_n : IN STD_LOGIC;COMPONENT _controller_phyPORT (sys_clk_in : IN STD_LOGIC;sys_half_clk_in: IN STD_LOGIC; soft_reset_n : IN STD_LOGIC;sys_clk_in => sys_clk_in, sys_half_clk_in => sys_half_clk_in,aux_full_rate_clk => aux_full_rate_clk,

2. Bearbeiten Sie die SOPC-Top-Level-Datei, um die Halbrate anzuschließen Takt von der Quelle zum Sharing-Controller wie in den folgenden Beispiel:

Verilog HDL

the_ (.soft_reset_n (clk_0_reset_n),.sys_half_clk_in (_aux_half_rate_clk_out),.sys_clk_in (_phy_clk_out)

VHDL

component is port (-- inputs:signal soft_reset_n : IN STD_LOGIC; Signal sys_half_clk_in: IN-STD_LOGIC;signal sys_clk_in : IN STD_LOGIC;the_ : port map(soft_reset_n => clk_0_reset_n,sys_half_clk_in => out_clk__aux_half_rate_clk<sys_clk_in => internal_Vervarianten name_master>_phy_clk_out

Dieses Problem wird in einer zukünftigen Version behoben.