Beschreibung
Um ein VHDL-Modul in einem Verilog-Design zu instanziieren, stellen Sie sicher, dass sich die beiden Dateien im selben Verzeichnis befinden und dass sie dem Projekt zur Kompilierung hinzugefügt wurden. Als Nächstes instanziieren Sie einfach das VHDL-Design der unteren Ebene nach Namen in der Verilog-Datei.
Das Folgende ist ein Beispiel für eine Verilog-Datei der obersten Ebene namens top_ver.v, die eine VHDL-Datei auf niedrigerer Ebene namens bottom_vhdl.vhd instantt.
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module top_ver (p, q, out);
input q, p;
output out;
bottom_vhdl u1 (.a(q), .b(p), .c(out));
endmodule
VHDL file (bottom_vhdl.vhd)
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY bottom_vhdl IS
PORT (a, b : IN std_logic;
c : OUT std_logic);
END bottom_vhdl;
ARCHITECTURE a OF bottom_vhdl IS
BEGIN
Process (a, b)
BEGIN
c
Beachten Sie, dass dies durch die direkte Synthese in der Quartus II Software unterstützt wird. Dies kann möglicherweise nicht der Grund sein. wird in anderen EDA-Tools unterstützt. Erkundigen Sie sich bitte beim Tool-Anbieter nach Einzelheiten.