Beschreibung
Unter Umständen sehen Sie Zeitverstöße im Core-Pfad im Bericht DDR-Zeitablaufsbericht des DDR3 SDRAM Controller mit UniPHY nur in der HardCopy-Revision®. Diese Verletzung kann auftreten, wenn die
pll_afi_clk (Taktausgabe c0 des PLL) nicht auf einem globalen Taktnetzwerk platziert wird. Globale Taktfrequenzen und regionale Taktfrequenzen haben in der HardCopy IV Gerätereihe größere Schieflage im Vergleich zu Stratix® IV Gerätereihe.
Lösung
Um Die Hold Timing-Verletzungen zu vermeiden, setzen Sie das
pll_afi_clk Timing auf ein globales Taktnetzwerk.