Beschreibung
Ja, seit der Quartus® II SoftwareVersion 9.0 wurden die Timing-Modelle für die DDIO-Ausgabeverzögerungsketten für Stratix® III Geräte aktualisiert. Diese Verzögerungsketten wurden in den Quartus II Softwareversionen 9.0 und früher fälschlicherweise modelliert. Die DDIO-Ausgabeverzögerungsketten werden im Zusammenfassungsabschnitt der DELAY-Ketten der Quartus II Softwarekompilierung als "T4 (DDIO_MUX)" identifiziert und sind nicht vom Benutzer programmierbar. Die Timing-Modelle in der Quartus II Softwareversion 9.0 SP1 wurden aktualisiert, um dieses Problem zu beheben. Dieses Update eliminiert die Möglichkeit von Hardwarefunktionsausfällen in Ihren Designs, die Doppelte Datenraten-Ausgänge implementieren.
Dieses Problem wirkt sich auf alle Stratix-III-Designs aus, die doppelte Datenraten-Ausgänge mit den Megafunktionen ALTDDIO_OUT, ALTDQ_DQS und ALTMEMPHY implementieren. Wenn Ihr Design eine dieser Megafunktionen implementiert, führen Sie die folgenden Schritte durch, um die Zeitgrenzen mit der Quartus II Softwareversion 9.0 SP1 neu zu gestalten:
Wenn Ihr Design DDR3-DIMM-Schnittstellen oder DDR3-Komponentenschnittstellen mit Leveling implementiert (Reihen-Topologie für Adress-/Befehlssignale), lesen Sie die entsprechende Lösung unten, um nähere Informationen zu Änderungen des Timing-Modells für die Schreib-Leveling-Verzögerungskette zu erhalten.