Artikel-ID: 000083248 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 10.12.2012

Fehler (180000): Die fraktionale PLL versucht, mehrere LVDS-Taktbäume zu kompensieren, kann aber nur einen LVDS-Taktbaum kompensieren (1 Position betroffen)

Umgebung

  • Intel® Quartus® II Software
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Diese Fehlermeldung wird angezeigt, wenn Sie versuchen, eine Seitenbank-PLL zu verwenden, um die ALTLVDS-Takte auf der Ober- oder Unterseite in Gerätefamilien zu steuern, die nur die quellsynchronen SERDES auf der Ober- und Unterseite unterstützen.

    Um synchrone SERDES-Quellkanäle am oberen oder unteren Ufer anzusteuern, müssen Sie eine PLL am selben Rand des Geräts wie die LVDS-E/A-Pins verwenden.

    Lösung

    Dies ist ein gültiger No-Fit. Der Entwurf ist bei der Constraint-Propagation fehlgeschlagen, bei der der Benutzer die fraktionale PLL auf FRACTIONALPLL_X0_Y46_N0 beschränkt, da dieser Speicherort LVDS nicht steuert.
    Der LVDS-Uhrenbaum verläuft normalerweise über die Ober- und Unterkante.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 15 Produkte

    เอฟพีจีเอ Stratix® V E
    Cyclone® V SE SoC-FPGA
    Cyclone® V SX SoC-FPGA
    เอฟพีจีเอ Cyclone® V GT
    เอฟพีจีเอ Stratix® V GX
    เอฟพีจีเอ Cyclone® V GX
    เอฟพีจีเอ Stratix® V GT
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    เอฟพีจีเอ Arria® V GZ
    Arria® V SX SoC-FPGA
    Cyclone® V ST SoC-FPGA
    Arria® V ST SoC-FPGA
    เอฟพีจีเอ Arria® V GX
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