Artikel-ID: 000083198 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 14.05.2018

Warum fehlen die Ax-, Ay-, Anschluss- und Chainin-Ports im Blocksymbol und der HDL-Instanziierungs-Vorlage der Intel® Stratix® 10 Native Floating Point DSP IP?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Nativer Fixpunkt DSP Intel® Stratix® 10 FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems mit der Intel® Stratix® 10 Native Floating Point DSP IP in Intel® Quartus® Prime Pro Software Version 17.1 können Sie feststellen, dass die Ports Ax, Ay, Port Und Chainin im Blocksymbol und der HDL-Instanziierungs vorlage fehlen, wenn die IP mit Vector Mode 2 konfiguriert ist.

    Lösung

    Dieses Problem wurde ab v18.0 der Intel Quartus Prime Pro Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

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