Die folgenden Simulationsparameter in der Testbench-Datei für 40- und 100-Gbit/s Ethernet MAC und PHY Intel® FPGA IP mit niedriger Latenz werden nicht im Benutzerhandbuch erläutert. Lesen Sie die folgenden Definitionen:
SYNOPT_FULL_SKEW – Unterstützung der vollständigen Skew-Toleranz gemäß IEEE-Spezifikation. Im Testbench-Beispiel wird dies deaktiviert, um die Initialisierungszeit zu beschleunigen.
RST_CNTR – steuert die Reset-Verzögerungen für den PMA-Reset-Prozess. Es ist auf 6 in Simulation eingestellt, um die Initialisierung zu beschleunigen. Ignorieren Sie diesen Parameter für die Synthese und behalten Sie den Standardwert.
CREATE_TX_SKEW – Lane-to-Lane-Skew in der Simulation.
Es ist wichtig, dass Sie diese Parameter nicht ändern, andernfalls könnte die Simulation ausfallen. Diese Parameter können in zukünftigen Quartus® II Softwareversionen entfernt werden.
Diese Definitionen werden der Dokumentation nicht hinzugefügt.