VHDL-Nach-Fit-Simulationsfehler auf Stratix V-Geräten

Dieses Problem betrifft DDR2-, DDR3-, QDR II- und RLDRAM II-Produkte.

Ähnliche Fehlermeldungen können beim Ausführen von Nachbearbeitungssimulation von VHDL-Designs:

# ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(32614): (vcom-1136) Unknown identifier "test_mode". # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(32615): (vcom-1136) Unknown identifier "use_duty_cycle_correction". # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(71612): (vcom-1035) Formal port "clkin" has OPEN or no actual associated with it. # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(183112): (vcom-1136) Unknown identifier "test_mode". # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(183113): (vcom-1136) Unknown identifier "use_duty_cycle_correction". # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(225095): (vcom-1136) Unknown identifier "test_mode". # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(225096): (vcom-1136) Unknown identifier "use_duty_cycle_correction". # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(237040): VHDL Compiler exiting.

Die Problemumgehung für dieses Problem besteht darin, die Post-Fit-Netliste zu ändern, wie folgt:

1. Öffnen Sie die Post-Fit-Netlist-Datei .vho in einen Texteditor.
2. Suchen und entfernen Sie die folgende Parameterdeklaration für stratixv_leveling_delay_chain:

• Erdung des clkin Ports von stratixv_pll_dll_output:

• Erdung des tdoutap Ports von stratixv_jtag:

Dieses Problem wird in einer zukünftigen Version behoben.