Kritisches Problem
Dieses Problem betrifft DDR3-Produkte.
Aufgrund nicht endgültiger Timing-Modelle, die Adresse und Befehl im Vergleich CK-Takt-Beziehung und die DQS-im Vergleich zur CK-Takt-Beziehung kann Timing-Modellprüfungen für die Ausrichtung von DDR3-Designs mit Viertelrate fehlgeschlagen sein Arria V-Geräte. Das resultierende Design kann sich als nicht robust erweisen in der Hardware.
Die Problemumgehung für Designs, die sich als nicht robust in Hardware, bedeutet, der SDC die folgenden Zeiteinschränkungen hinzuzufügen Datei:
set_clock_uncertainty -from [get_clocks ]
-to [get_clocks ] -add -setup 0.400
set_clock_uncertainty -from [get_clocks ]
-to [get_clocks ] -add -hold -0.400
Die zusätzlichen zeitlichen Einschränkungen werden Designs robuster machen über eine breitere Palette von anderen Saat- und Produktarten verfügen; Die Timing-Analyse wird jedoch weiterhin Adresse und Befehl im Vergleich zur CK-Taktfrequenz und DQS im Vergleich melden CK-Takt-Beziehungsfehler. Die zusätzlichen zeitlichen Einschränkungen ist nicht bei allen Saat- und Produktkernen wirksam.
Dieses Problem wird in einer zukünftigen Version behoben.