Artikel-ID: 000082952 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 05.12.2018

Warum werden im Ethernet-10G-MAC-Intel® FPGA IP XGMII-Schnittstellenausgang nur wenige Byte an Daten mit unbekanntem Zustand in der Simulation ausgegeben?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Ethernet 10G MAC Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Möglicherweise tritt das oben beschriebene Problem auf, wenn das csr_reset signal des Ethernet 10G MAC Intel® FPGA IP nach dem Start der Simulation nicht einmal umschalten konnte.

    Lösung

    Um dieses Problem zu umgehen, muss das csr_reset-Signal zu Beginn der Simulation einmal umgeschalten werden.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 6 Produkte

    Cyclone® IV FPGAs
    Cyclone® V FPGAs und SoC FPGAs
    Arria® V FPGAs und SoC FPGAs
    Stratix® IV FPGAs
    Stratix® V FPGAs
    Arria® II FPGAs

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