Kritisches Problem
Laut PCIe-Spezifikation sollte der EndPoint eine Fertigstellung ohne Daten zurückgeben, wenn ein RootPort eine Speicheranforderung während des D-State der Energieverwaltung sendet. Während die Intel® Arria® 10 PCIe* Hard IP die Fertigstellung ohne Daten empfangen kann, erwartet die Avalon®-MM TXS Bridge immer die Fertigstellung mit Daten. Die Avalon-MM TXS-Bridge wird jegliche Vervollständigung ohne Daten fallen lassen, nachdem eine Speicher-Leseanforderung von der Avalon-MM TXS-Schnittstelle gesendet wurde.
Wenn die Benutzeranwendung die Intel® Arria® 10 Avalon®-MM-Schnittstelle für PCIe* im Root-Port-Modus verwendet, wird der vernetzte Endgerät immer die Fertigstellung mit Daten erhalten, nachdem der Endgerät eine Speicher-Leseanforderung gesendet hat.
Laut PCIe*-Spezifikation sollte ein RootPort, wenn er sich in einem Energieverwaltungs-D-Zustand befindet, die Fertigstellung ohne Daten senden, nachdem ein Speicher-Leseantrag empfangen wurde. die Intel® Arria® 10-Avalon®-MM-Schnittstelle für PCIe* im Root-Port-Modus gegen diese Regel verstößt.
Für dieses Problem besteht keine Problemumgehung. Die Benutzeranwendung und -software sollten sich der Einschränkungen bewusst sein und sicherstellen, dass dieses Szenario nicht auftritt.
Wenn Sie die Intel® Arria® 10 Avalon®-MM-Schnittstelle für PCIe* im Root-Port-Modus verwenden, beachten Sie, dass der Endpunkt immer die Fertigstellung mit Daten von einer Intel® Arria® 10 Avalon®-MM-Schnittstelle für PCIe* im Root-Port-Modus erhält.
Dieses Problem wird in einer zukünftigen Version der Intel® Quartus® Prime Edition Software nicht behoben, da die Intel® Arria® 10 Hard IP begrenzte Unterstützung für den Power Management D-State bietet.