Kritisches Problem
Die Intel® Gen3 Hard IP für PCI* Express-Instanz kann von L0 zur Wiederherstellung und wieder zurück gehen, wenn der receive(RX) Physical Coding Sublayer (PCS) Daten empfängt, die mit einem SKP- oder SKP-END-Muster identisch sind. Der PCS Block-Synchronizer interpretiert diese fälschlicherweise als gültige SKP Ordered-Sets und richtet die Daten neu aus. Dies führt dazu, dass die Datenblockgrenze beschädigt wird. Dadurch gehen keine Daten verloren, da die betroffenen Daten nach der Rückgabe des LTSSM in den L0-Zustand erneut übertragen werden.
Die Signatur dieses Ereignisses auf der PIPE-Schnittstelle lautet wie folgt:
· Die PIPE rxdata der betroffenen Lane entspricht dem SKP-Datenmuster (CONFIGCONFIG, CONFIGCONFIG) oder SKP ENDmuster (CONFIG/ XXXXXXE1).
· Das PIPE rxvalid-Signal der betroffenen Lane wird bis zum Ende des LTSSM-Wiederherstellungsereignis de-assertiert.
· Das PIPE rxstatus-Signal der betroffenen Lane meldet 3'b100 (Decodierungsfehler oder Fehler).
Es ist selten, dass verschlüsselte Daten genau einem SKP- oder SKP-END-Muster entsprechen. Bei einigen Systemen kann dies alle paar Stunden auftreten. Dieses Problem hat auswirkungen auf die Link-Bandbreite.
Für dieses Problem gibt es keine planmäßige Problemumgehung oder Lösung. Es sind keine Maßnahmen erforderlich.