Warum lassen Arria® 10 und Cyclone® 10 GX PCIe* Hard-IPs nicht zu, dass ein TLP zur Vervollständigung von Speicherschreibvorgängen ein TLP für Speicherlesevorgänge übergibt?

Es gibt eine Designbeschränkung bei den Arria® 10 und Cyclone® 10 GX PCIe* Hard-IPs, die keinen Bypass-Puffer zum Speichern von TLPs für Lesevorgänge im Speicher haben. Wenn kein Guthaben zum Senden von TLPs mit Speicherlesezugriff vorhanden ist, bleiben diese TLPs in der Warteschlange, was dazu führt, dass TLPs für die Fertigstellung von Speicherschreibvorgängen zeilenübergreifend blockiert werden. Arria® 10 und Cyclone® 10 GX PCIe* Hard-IPs erlauben es keinem TLP zur Speicherschreibvervollständigung, ein Speicherlese-TLP zu übergeben, da die Hard IP keinen Bypass-Puffer hat, um Speicherlese-TLPs beiseite zu legen und der Speicherschreibvervollständigung TLP Platz zu machen, um diesen Speicherlese-TLPs vorauszugehen.

Es gibt keine Problemumgehung für dieses Problem. Die Benutzeranwendung und die Software sollten sich der Einschränkung bewusst sein und sich um dieses Szenario kümmern.

Dieses Problem wird in zukünftigen Versionen der IP-Softwareversion nicht behoben werden.