Artikel-ID: 000081957 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 15.03.2019

Warum können die rx_digitalreset und tx_digitalreset Signale der 1G/2,5G/5G/10G Multi-Rate Ethernet PHY Intel® FPGA IP Kern nicht mit dem Transceiver-PHY-Reset-Controller verbunden werden, Intel® FPGA IP im Plattform-Designer?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • 1G 2,5G 5G 10G Multi-Rate Ethernet PHY Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems mit der Intel® Quartus® Prime Software hat die 1G/2,5G/5G/10G Multi-Rate Ethernet PHY Intel® FPGA IP eine falsche Art von Schnittstelle für die rx_digitalreset und tx_digitalreset Signale, daher können Sie diese beiden Signale nicht mit dem Transceiver PHY Reset Controller verbinden Intel FPGA IP im Platform Designer. Der richtige Schnittstellentyp für die rx_digitalreset und tx_digitalreset Signale ist condsupport NOT reset.

    Lösung

    Exportieren Sie die rx_digitalreset - und tx_digitalreset-Signale von Platfrom Designer und stellen Sie eine manuelle Verbindung auf Register-Transfer-Level (RTL) her. Dieses Problem wird ab der Intel® Quartus® Prime Pro Edition Software Version 18.1 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 3 Produkte

    Intel® Arria® 10 FPGAs und SoC FPGAs
    Arria® V FPGAs und SoC FPGAs
    Intel® Stratix® 10 FPGAs und SoC FPGAs

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