Umgebung
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung
Für die Konfigurationsmodi Passive Serial (PS) oder Fast Passive Parallel (FPP) gibt es keine maximale Konfigurationszeit. Daher ist es möglich, DCLK während der PS- oder FPP-Konfiguration anzuhalten oder eine sehr niedrige Frequenz für DCLK zu verwenden, ohne dass ein Konfigurationsfehler aufgrund von Time-out verursacht wird.
Weitere Artikel
Zugehörige Produkte
Dieser Artikel bezieht sich auf 29 Produkte
เอฟพีจีเอ Cyclone® V GT
Cyclone® III FPGAs
เอฟพีจีเอ Stratix® V GX
เอฟพีจีเอ Cyclone® IV GX
เอฟพีจีเอ Cyclone® II
เอฟพีจีเอ Cyclone® V GX
เอฟพีจีเอ Stratix® V GS
เอฟพีจีเอ Arria® V GZ
เอฟพีจีเอ Arria® V GX
เอฟพีจีเอ Stratix® V GT
เอฟพีจีเอ Arria® V GT
Stratix® III FPGAs
เอฟพีจีเอ Stratix® IV GX
เอฟพีจีเอ Arria® II GX
เอฟพีจีเอ Arria® II GZ
เอฟพีจีเอ Stratix® IV GT
เอฟพีจีเอ Cyclone® V E
เอฟพีจีเอ Stratix® V E
Stratix® FPGAs
เอฟพีจีเอ Arria® GX
Cyclone® V SX SoC-FPGA
Cyclone® V ST SoC-FPGA
Cyclone® V SE SoC-FPGA
เอฟพีจีเอ Cyclone® IV E
Arria® V SX SoC-FPGA
Arria® V ST SoC-FPGA
Cyclone® FPGAs
เอฟพีจีเอ Cyclone® III LS
เอฟพีจีเอ Stratix® IV E